ChipScope Pro 12.1 ソフトウェアおよびコア ユーザー ガイド (UG029)

ユーザー

ガ イ ド

_[]

UG029 (v12.3) 2010 年 9 月 21 日 []

ChipScope Pro 12.3

ソ フ ト ウ ェ アおよび コ ア

ユーザー

ガ イ ド

UG029 (v12.3) 2010 年 9 月 21 日

photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liability arising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentation without notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise you of any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that may be provided to you in connection with the Information.

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本資料は英語版 (v12.3) を翻訳 し た も ので、 内容に相違が生 じ る 場合には原文を優先 し ます。 資料に よ っ ては英語版の更新に対応 し ていない も のがあ り ます。

日本語版は参考用 と し て ご使用の上、 最新情報につ き ま し ては、 必ず最新英語版を ご参照 く だ さ い。

改訂履歴

日付 バージ ョ ン 改訂内容

2008 年 3 月 24 日 10.1

10.1 ツール と 互換性を持たせる ためすべての章を更新。

ツールのバージ ョ ン番号を反映 さ せ る ためバージ ョ ン番号を更新。

ChipScope Core Generator ツールをザ イ リ ン ク ス CORE Generator ツールに置換。

第 1 章 「概要」 : ザ イ リ ン ク ス CORE Generator ツールの 15 ページの表 1-1 への追 加、41 ページの表 1-9 お よ び 42 ページの表 1-10 に記載 さ れてい る PC お よ び Linux のシ ス テ ム要件の更新、 お よ び 「Solaris のホ ス ト シ ス テ ム要件」 を削除。

第 4 章 「ChipScope Pro Analyzer の使用」 :104 ページの 「プ ラ ッ ト フ ォームケーブ ル USB 接続の複数使用」、121 ページの 「[External Input]」 の追加。第 5 章 「ChipScope Engine Tcl イ ン タ ーフ ェ イ ス」 :155 ページの 「必要条件」 お よ び 208

ページの 「::chipscope::csefpga_get_config_reg」 の更新。

2009 年 4 月 29 日 11.1

11.1 ツール と 互換性を持たせる ためすべての章を更新。 ChipScope Pro IBERT のサポー ト を追加。

第 1 章 「概要」 : 37 ページの 「IBERT コ ア」 を拡張。

第 4 章 「ChipScope Pro Analyzer の使用」 : 121 ページの 「Virtex-4 FPGA GT11 ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ 」 お よ び 126 ページの 「Virtex-5 FPGA GTP お よ び GTX ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ 」 の追加。

第 5 章 「ChipScope Engine Tcl イ ン タ ーフ ェ イ ス」 : 156 ページの 「CSE/Tcl コ マ ン ド サマ リ 」 を拡張。

203

ページの 「

CseFpga

コ マ ン ド 」、

218

ページの 「

CseCore

コ マ ン ド 」、 お よ び

221

ページの 「

CseVIO

コ マ ン ド 」 に コ マ ン ド を追加。 付録 B 「参考資料」 を追加。 2009年 6 月 24 日 11.2 11.2 ツール と 互換性を持たせる ためすべての章を更新。 Virtex-6

LXT/SXT/CXT

フ ァ ミ リ のサポー ト を追加。 次を更新。 37 ページの 「IBERT デザ イ ンフ ロ ー」、229 ページの 「::chipscope::csevio_write_values」、231 ページの 「::chipscope::csevio_read_values」、付録 B 「参考資料」 次を追加。

37 ページの 「IBERT の機能」、 42 ページの表 1-10、 71 ページの 「Virtex-6 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ アの生成」、 140 ページの「Virtex-6 FPGA GTX

ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ 」

2009 年 9 月 16 日 11.3

11.3 ア ッ プデー ト 。 Spartan-6 FPGA のサポー ト を追加。 37 ページの 「IBERT の機 能」、44 ページの表 1-12、73 ページの 「Virtex-6 FPGA GTH ト ラ ン シーバ用

IBERT v2.0 コ アの生成」、143 ページの 「[Sweep Test Settings] パネル」、 148 ペー ジの 「Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERT コ ン ソ ール ウ ィ ン ド ウ」、 お よ び付録 A 「ChipScope Pro ツール ト ラ ブルシ ュ ーテ ィ ン グガ イ ド 」 に Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERTコ ア セ ク シ ョ ン を追加。

2009 年 12 月 2 日 11.4

11.4 ツール と 互換性を持たせ る ためすべての章を更新。 Virtex-6 FPGA HXT デバ イ ス のサポー ト を追加。 37 ページの 「IBERT の機能」お よ び 43 ページの表 1-11の更 新。 73 ページの 「Virtex-6 FPGA GTH ト ラ ン シーバ用 IBERT v2.0 コ アの生成」 を 追加。

2010 年 4 月 19 日 12.1

• Virtex-5 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 を追加。 • JTAG プ ラ グ イ ン を開 く ための Analyzer のサポー ト を追加。

• ByteTools 社 Catapult EJ-1 イ ーサネ ッ ト- JTAG接続ケーブルのサポー ト を追加。 • 第 4 章に 「 ト リ ガー実行モー ド 」 (単一お よ び反復) を追加。 • 第 4 章に 「 ト リ ガーお よ びキ ャ プチ ャ ス テー タ ス」 を追加。 • csejtag_target is_connected コ マ ン ド の追加。 • csefpga_configure_device_with_file コ マン ド を追加。 • csefpga_is_configured コ マ ン ド の追加。 2010 年 9 月 21 日 12.3 _• 12.3 リ リ －ス に合わせて ア ッ プデー ト

改訂履歴. . . 2

こ のユーザー

ガ イ ド について

ユーザーガ イ ド の内容 . . . 12 その他の リ ソ ース . . . 13 表記規則. . . 13 書体. . . .13

第

1

章

:

概要

ChipScope Pro ツールについて. . . 15 ChipScope Pro ツールの概要 . . . 15 デザ イ ン フ ロー. . . .18 エンベデ ッ ド プ ロ セ ッ サお よび DSP ツール フ ロ ーでの ChipScope Pro コ アの使用. . . .18 ChipScope Pro コ アの概要 . . . 19 ICON コ ア . . . .19 ILA コ ア. . . .19 IBA/OPB コ ア . . . .26 IBA/PLB コ ア . . . .30 VIO コ ア. . . .35 ATC2 コ ア . . . .36 IBERT コ ア . . . .37 シ ス テ ム要件. . . 45 OS 要件. . . .45 ソ フ ト ウ ェ ア要件. . . .45 通信要件. . . .46 ボー ド 要件 . . . .47 ソ フ ト ウ ェ アイ ン ス ト ールお よ び ラ イ セン ス. . . 47

第

2

章

:

コ ア生成ツールの使用

概要 . . . 49

ザ イ リ ン ク ス CORE Generator での ChipScope Pro コ アの使用 . . . 50

ICON コ アの生成 . . . 50 ICON コ アの標準パ ラ メ ー タ の設定 . . . .50 コ アの生成 . . . .52 コ アの使用 . . . .52 ILA コ アの生成. . . 52 ILA コ アの ト リ ガーお よ びス ト レージ パ ラ メ ー タ の設定 . . . .52 ILA コ アの ト リ ガーポー ト のパ ラ メ ー タ の設定 . . . .54 コ アの生成 . . . .56 コ アの使用 . . . .56 VIO コ アの生成. . . 57 VIO コ アの標準オプシ ョ ンの設定. . . .57 コ アの生成 . . . .58 コ アの使用 . . . .58 ATC2 コ アの生成 . . . 58 ATC2 コ アのキ ャ プチ ャ お よびス テー ト パ ラ メ ー タ の設定 . . . .58 ATC2 コ アの ピ ンお よび信号のパ ラ メ ー タ の設定 . . . .59

ATC2 コ アの ATCK お よ び ATD ピ ンのパ ラ メ ー タ の設定 . . . .60

コ アの生成 . . . .61

目次

IBERT ク ロ ッ ク オプシ ョ ンの選択. . . .62

MGT/GTP/GTX オプシ ョ ンの選択. . . .64

汎用 I/O (GPIO) オプシ ョ ンの選択. . . .66

サンプルお よ びテ ンプ レー ト オプシ ョ ンの選択 . . . .67

デザ イ ンの生成 . . . .68

Virtex-5 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ アの生成. . . 69

IBERT コ アの標準オプシ ョ ンの設定 . . . .69

GTX_DUAL お よ び リ フ ァ レ ン ス ク ロ ッ ク の選択 . . . .69

RXRECCLK プ ロ ーブの使用 . . . .70

シ ス テ ム ク ロ ッ ク ソ ース の選択. . . .70

デザ イ ンの生成 . . . .70

Virtex-6 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ アの生成. . . 71

IBERT コ アの標準オプシ ョ ンの設定 . . . .71 プ ロ ト コ ルの設定. . . .71 GTX ト ラ ン シーバお よ び リ フ ァ レ ン ス ク ロ ッ ク の選択 . . . .71 REFCLK ソ ース の選択 . . . .72 RXRECCLK プ ロ ーブの使用 . . . .72 デザ イ ンの生成 . . . .72

Virtex-6 FPGA GTH ト ラ ン シーバ用 IBERT v2.0 コ アの生成. . . 73

IBERT コ アの標準オプシ ョ ンの設定 . . . .73 プ ロ ト コ ルの設定. . . .73 GTH ト ラ ン シーバの割 り 当て. . . .74 REFCLK ソ ース の選択 . . . .74 RXRECCLK プ ロ ーブの選択 (オプシ ョ ン) . . . .74 デザ イ ンの生成 . . . .74

Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERT v2.0 コ アの生成 . . . 75

IBERT コ アの標準オプシ ョ ンの設定 . . . .75

GTPA1_DUAL お よ び リ フ ァ レ ン ス ク ロ ッ ク の選択 . . . .75

RXRECCLK プ ロ ーブの使用 . . . .76

シ ス テ ム ク ロ ッ ク ソ ース の選択. . . .76

デザ イ ンの生成 . . . .76

第

₃

章

_{: ChipScope Pro Core Inserter}

の使用

Core Inserter の概要 . . . 77

PlanAhead での Core Inserter の使用. . . 77

ISE Project Navigator での Core Inserter の使用 . . . 77

ChipScope の定義お よ び接続 ソ ース フ ァ イ ル . . . .78 有用な Project Navigator の設定 . . . .78 コ マ ン ド ラ イ ン イ ンプ リ メ ン テーシ ョ ンでの Core Inserter の使用 . . . 79 コ マ ン ド ラ イ ン フ ロ ーの概要. . . .79 CDC プ ロ ジ ェ ク ト の作成 . . . .80 CDC プ ロ ジ ェ ク ト の変更 . . . .80 コ アの挿入 . . . .81

ChipScope Pro Core Inserter の機能. . . 82

プ ロ ジ ェ ク ト での作業 . . . .82 入力お よ び出力フ ァ イ ルの指定. . . .83 プ ロ ジ ェ ク ト レベルのパ ラ メ ー タ . . . .83 コ アの リ ソ ース使用量 . . . .83 ICON オプシ ョ ンの選択 . . . .84 ILA の ト リ ガー オプシ ョ ンお よ びパ ラ メ ー タ の選択. . . .84 ILA コ アのキ ャ プチ ャパ ラ メ ー タ の設定. . . .87 ATC2 のデー タ キ ャ プチ ャ 設定 . . . .88 ILA 信号のネ ッ ト 接続の選択 . . . .90 ユニ ッ ト の追加 . . . .91

ネ ッ ト リ ス ト への コ アの挿入. . . .91

プ ロ ジ ェ ク ト のプ リ フ ァ レ ン ス設定 . . . .92

第

4

章

: ChipScope Pro Analyzer

の使用

Analyzer の概要. . . 93 サーバーの イ ン ターフ ェ イ ス . . . 94 ク ラ イ ア ン ト の イ ン ターフ ェ イ ス. . . 95 プ ロ ジ ェ ク ト ツ リ ー . . . .95 信号ブ ラ ウ ザ . . . .95 [Message] ペ イ ン. . . .98 メ イ ン ウ ィ ン ド ウ . . . .98 Analyzer の機能. . . 98 プ ロ ジ ェ ク ト での作業 . . . .98 波形を印刷す る . . . .99 信号名の イ ン ポー ト . . . .101 デー タ のエ ク ス ポー ト . . . .102 Analyzer を閉 じ る 、 ま たは終了す る. . . .102 オプシ ョ ンの確認. . . .102 サーバーホ ス ト の接続設定. . . .102 パ ラ レ ルケーブルで接続す る . . . .103 プ ラ ッ ト フ ォーム ケーブル USB で接続す る. . . .103 プ ラ ッ ト フ ォーム ケーブル USB 接続の複数使用 . . . .104 JTAG チ ェ ーン プ ラ グ イ ンに接続す る. . . .105 自動 コ アの ス テー タ ス のポー リ ン グ . . . .105 タ ーゲ ッ ト デバ イ ス の コ ン フ ィ ギ ュ レーシ ョ ン . . . .105 [Trigger Setup] ウ ィ ン ド ウ . . . .107 [Waveform] ウ ィ ン ド ウ. . . .113 [Listing] ウ ィ ン ド ウ. . . .115 [Bus Plot] ウ ィ ン ド ウ . . . .116 VIO コ アの コ ン ソ ールウ ィ ン ド ウ . . . .117 シ ス テ ム モニ ター . . . .119

Virtex-4 FPGA GT11 ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ . . . .121

Virtex-5 FPGA GTP お よ び GTX ト ラ ン シーバ用 IBERT コ ン ソ ール ウ ィ ン ド ウ . . . .126

Virtex-5 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ ン ソ ールウ ィ ン ド ウ . . . .134

Virtex-6 FPGA GTX ト ラ ン シーバ用 IBERT コ ン ソ ール ウ ィ ン ド ウ . . . .140

Virtex-6 FPGA GTH ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ . . . .145

Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERT コ ン ソ ール ウ ィ ン ド ウ. . . .148

ヘルプの表示 . . . .152

ChipScope Pro ILA 波形ツールバー機能 . . . 152

Analyzer の コ マン ド ラ イ ンオプシ ョ ン . . . 152

第

5

章

: ChipScope Engine Tcl

イ ン タ ー フ ェ イ ス

概要 . . . 155 必要条件. . . .155 制限. . . .155 CSE/Tcl コ マン ド サマ リ . . . 156 CseJtag Tcl コ マン ド . . . .156 CseFpga Tcl コ マン ド . . . .159 CseCore Tcl コ マ ン ド . . . .160 CseVIO Tcl コ マン ド. . . .160 CseJtag Tcl コ マン ド. . . 161 ::chipscope::csejtag_session create . . . .162 ::chipscope::csejtag_session destroy . . . .163 ::chipscope::csejtag_session get_api_version . . . .164 ::chipscope::csejtag_session send_message . . . .165 ::chipscope::csejtag_target open . . . .166 ::chipscope::csejtag_target close . . . .168

::chipscope::csejtag_target get_lock_status . . . .172 ::chipscope::csejtag_target clean_locks . . . .173 ::chipscope::csejtag_target flush . . . .174 ::chipscope::csejtag_target set_pin . . . .175 ::chipscope::csejtag_target get_pin . . . .176 ::chipscope::csejtag_target pulse_pin . . . .177 ::chipscope::csejtag_target wait_time . . . .178 ::chipscope::csejtag_target get_info . . . .179 ::chipscope::csejtag_tap autodetect_chain . . . .180 ::chipscope::csejtag_tap interrogate_chain . . . .181 ::chipscope::csejtag_tap get_device_count . . . .182 ::chipscope::csejtag_tap set_device_count . . . .183 ::chipscope::csejtag_tap get_irlength . . . .184 ::chipscope::csejtag_tap set_irlength . . . .185 ::chipscope::csejtag_tap get_device_idcode . . . .186 ::chipscope::csejtag_tap set_device_idcode . . . .187 ::chipscope::csejtag_tap navigate . . . .188 ::chipscope::csejtag_tap shift_chain_ir . . . .189 ::chipscope::csejtag_tap shift_device_ir . . . .191 ::chipscope::csejtag_tap shift_chain_dr . . . .193 ::chipscope::csejtag_tap shift_device_dr . . . .195 ::chipscope::csejtag_db add_device_data . . . .197 ::chipscope::csejtag_db lookup_device . . . .198 ::chipscope::csejtag_db get_device_name_for_idcode . . . .199 ::chipscope::csejtag_db get_irlength_for_idcode . . . .200 ::chipscope::csejtag_db parse_bsdl . . . .201 ::chipscope::csejtag_db parse_bsdl_file . . . .202 CseFpga コ マ ン ド . . . 203 ::chipscope::csefpga_configure_device . . . .204 ::chipscope::csefpga_configure_device_with_file . . . .206 ::chipscope::csefpga_get_config_reg . . . .208 ::chipscope::csefpga_get_instruction_reg . . . .209 ::chipscope::csefpga_get_usercode . . . .210 ::chipscope::csefpga_get_user_chain_count . . . .211 ::chipscope::csefpga_is_config_supported . . . .212 ::chipscope::csefpga_is_configured . . . .213 ::chipscope::csefpga_is_sys_mon_supported . . . .214 ::chipscope::csefpga_run_sys_mon_command_sequence . . . .215 ::chipscope::csefpga_get_sys_mon_reg . . . .216 ::chipscope::csefpga_set_sys_mon_reg . . . .217 CseCore コ マン ド . . . 218 ::chipscope::csecore_get_core_count . . . .218 ::chipscope::csecore_get_core_status . . . .219 ::chipscope::csecore_is_cores_supported . . . .220 CseVIO コ マン ド . . . 221 ::chipscope::csevio_get_core_info . . . .221 ::chipscope::csevio_is_vio_core . . . .223 ::chipscope::csevio_init_core . . . .224 ::chipscope::csevio_terminate_core . . . .225 ::chipscope::csevio_define_signal . . . .226 ::chipscope::csevio_define_bus . . . .227 ::chipscope::csevio_undefine_name . . . .228 ::chipscope::csevio_write_values . . . .229 ::chipscope::csevio_read_values . . . .231 CSE/Tcl の例. . . 232

付録

A : ChipScope Pro

ツール

ト ラ ブルシ ュ ーテ ィ ン グ

ガ イ ド

概要 . . . 235

ChipScope Pro ツールの イ ン ス ト ールに関す る ト ラ ブルシ ュ ーテ ィ ン グ. . . 236

ザ イ リ ン ク ス JTAG プ ロ グ ラ ム ケーブルに関す る ト ラ ブルシ ュ ーテ ィ ン グ. . . 237

ChipScope Pro Analyzer コ アの ト ラ ブルシ ュ ーテ ィ ン グ. . . 243

ザ イ リ ン ク ス テ ク ニ カル サポー ト に提出す る 情報の取得方法. . . 249

Xinfo 情報の取得. . . .249

ChipScope Pro Analyzer ロ グ フ ァ イ ル情報の取得 . . . .249

ChipScope Pro Core Inserter ツールの ロ グフ ァ イ ル情報の取得. . . .249

圧縮 さ れた ISE ツール プ ロ ジ ェ ク ト の取得. . . .249

こ のユーザー

ガ イ ド について

こ のユーザーガ イ ド では、LogiCORE™ IP ChipScope™ Pro コ アお よ びツールの使用に関す る 次 の情報が含まれています。

• ICON (Integrated Controller) コ ア • ILA (Integrated Logic Analyzer) コ ア • VIO (Virtual Input/Output) コ ア

• IBERT (Integrated Bit Error Ratio Test ) コ ア • ATC2 (Agilent Trace Core 2)

• IBA (Integrated Bus Analyzer) コ ア

• コ ア生成ツール (ザ イ リ ン ク ス® CORE Generator™ お よ び IBERT Core Generator) • コ ア挿入ツール (ChipScope Pro Core Inserter)

• 解析ツール (ChipScope Pro Analyzer)

こ れら のツ ールでは、IP コ ア およ び主要な ハード ウ ェ ア コ ン ポーネン ト を ザイ リ ン ク ス FPGA デバイ ス に含ま れる タ ーゲッ ト デザイ ン に統合し ま す。 サポート さ れる デバイ ス の一覧は、 http://japan.xilinx.com/chipscopepro を 参照し て く ださ い。

メ モ : こ のユーザーガ イ ド では、バージ ョ ン 12.3 のザ イ リ ン ク ス ISE® Design Suite を使用 し てい ます。

ユーザー

ガ イ ド の内容

こ のユーザーガ イ ド には、 次の章が含まれてい ます。

• 第 1 章「概要」では、ChipScope Pro の ツールお よ び IP コ アについて説明 し ます。こ れ ら の ツー ルでは、サポー ト さ れ る デバ イ ス に含まれ る タ ーゲ ッ ト デザ イ ンに主要な ロ ジ ッ ク 解析ハー ド ウ ェ ア コ ンポーネ ン ト を統合 し ます。こ れ ら のツールは、 こ れ ら の コ ン ポーネ ン ト と 通信 し て 完全な ロ ジ ッ ク 解析を設計者に提供 し ます。こ の章では、IBERT コ アお よ び ChipScope Pro シ

リ アル I/O ツールキ ッ ト の関連 ソ フ ト ウ ェ アについて説明 し ます。

• 第 2 章 「 コ ア生成ツールの使用」 では、 ザ イ リ ン ク ス CORE Generator ツールお よ び IBERT Core Generator ツールの使用方法を説明 し ます。

ザ イ リ ン ク ス CORE Generator ツールは、次の ChipScope Pro コ ア を生成す る のに使用 し ます。 ♦ ICON (Integrated Controller) コ ア

♦ ILA (Integrated Logic Analyzer) コ ア ♦ VIO (Virtual Input/Output) コ ア ♦ ATC2 (Agilent Trace Core 2)

♦ Virtex®-6 お よ び Spartan®-6 FPGA に統合 さ れてい る V2.0 以降の IBERT (Integrated Bit Error Ratio Test) コ ア

コ アの作成後、既成のイ ン ス タ ン シエーショ ン テン プレ ート を 使用し て、こ れら のコ アを VHDL ま たは Verilog デザイ ン に迅速かつ容易に挿入でき ま す。 イ ン ス タ ン シエーシ ョ ンの完了お よ び 合成の実行後は、ザ イ リ ン ク ス ISE®の イ ンプ リ メ ン テーシ ョ ンプ ロ セ ス を使用 し てデザ イ ン を イ ンプ リ メ ン ト で き ます。

IBERT Core Generator は、Virtex-4 お よ び Virtex-5 FPGA の ト ラ ン シーバを使用す る シ ス テ ム で使用す る IBERT v1.0 コ ア デザ イ ン を カ ス タ マ イ ズ、 生成する のに使用 し ます。

• 第 3 章 「ChipScope Pro Core Inserter の使用」 では、 ユーザーデザ イ ンお よ びパ ラ メ ー タ を指 定 し た ICON、ILA、ATC2 コ ア を含んだネ ッ ト リ ス ト を生成す る 合成後の ツール ChipScope Pro Core Inserter の使用方法について説明 し ます。 Core Inserter では、デバ ッ グ機能を迅速かつ 容易に使用 し て HDL を イ ン ス タ ン シエー ト せずに、 合成 さ れたデザ イ ン を解析で き ます。 • 第 4 章「ChipScope Pro Analyzer の使用」では、ChipScope Pro Analyzer を使用 し て ChipScope

Pro コ ア と 呼ばれ る ICON、ILA、IBA/OPB、IBA/PLB、VIO、IBERT、 お よ び ATC2 コ アに 直接 イ ン タ ーフ ェ イ スす る 方法を説明 し ます。 こ の ツールでは、 デバ イ ス の コ ン フ ィ ギ ュ レー シ ョ ン、 ト リ ガーの選択、 コ ン ソ ールの設定、 キ ャ プチ ャ 結果の表示が即時に実行で き ます。 ま た、 デー タ 表示や ト リ ガーを さ ま ざ ま な方法で操作可能で、 デザ イ ンの機能を容易かつ速やか に検証で き ます。ま た、 こ の章では DUT (design-under-test) で IBERT コ ア と 通信す る 方法 も 説明 し ます。

• 第 5 章 「ChipScope Engine Tcl イ ン タ ーフ ェ イ ス」では、基本的な JTAG チ ェ ーン機能、FPGA デバ イ ス レ ジ ス タ、 お よび FPGA デザ イ ンに含まれ る VIO コ アにア ク セ スす る ための ChipScope Engine Tcl (CSE/Tcl) ス ク リ プ ト イ ン タ ーフ ェ イ ス の使用方法を説明 し ます。 Tcl コ マ ン ド を入力す る だけで、標準的なザ イ リ ン ク ス JTAG ケーブルを使用 し た JTAG チ ェ ーン の ス キ ャ ンお よ び操作が可能にな り ます。

• 付録 A「ChipScope Pro ツール ト ラ ブルシ ュ ーテ ィ ン グガ イ ド 」では、ChipScope Pro ツール の イ ン ス ト ールお よ び ISE ソ フ ト ウ ェ アの統合に関する ト ラ ブルシ ュ ー ト 方法を説明 し ます。 • 付録 B 「参考資料」 では、 こ のユーザーガ イ ド で使用 し た リ フ ァ レ ン ス を リ ス ト し ます。

その他の リ ソ ース

その他の リ ソ ース

追加資料は こ ち ら のザ イ リ ン ク ス の Web サ イ ト を参照 し て く だ さ い。 http://japan.xilinx.com/support/documentation/index.htm シ リ コ ン、 ソ フ ト ウ ェ ア、IP に関する 問題を ア ンサーデー タ ベース で検索 し た り 、 テ ク ニ カルサ ポー ト の ウ ェ ブ ケース を開 く には、 次のザ イ リ ン ク ス Web サ イ ト にア ク セ ス し て く だ さ い。 http://japan.xilinx.com/support/mysupport.htm

表記規則

こ のマニ ュ アルでは、 次の表記規則を使用 し てい ます。 各規則について、 例を挙げて説明 し ます。

書体

次の規則は、 すべてのマニ ュ アルで使用 さ れてい ます。 表記規則 使用箇所 例 Courier フ ォ ン ト シ ス テ ム が表示す る メ ッ セージ、 プ ロ ンプ ト 、プ ロ グ ラ ム フ ァ イ ル を表示 し ます。 speed grade: - 100 Courierフ ォ ン ト (太字) 構文内で入力す る コ マ ン ド を 示 し ます。 ngdbuild design_name イ タ リ ッ ク フ ォ ン ト ユーザーが値 を 入力す る 必要の あ る 構文内の変数に使用 し ます。 ngdbuild design_name 二重/一重かぎかっ こ 『』、 「」 『 』 はマニ ュ アル名を、 「 」 はセ ク シ ョ ン名を示 し ます。 詳細につい ては、 『開発シ ス テ ム リ フ ァ レ ン ス ガ イ ド 』の「PAR」 を 参照 し て く だ さ い。 角かっ こ [ ] オ プ シ ョ ン の 入 力 ま た は パ ラ メ ー タ を示 し ますが、bus[7:0] の よ う な バ ス 仕様 で は必ず使用 し ます。 ま た、GUI 表記に も 使用 し ます。 ngdbuild [option_name] design_name [File] → [Open] を ク リ ッ ク し ます。 中かっ こ { } 1 つ以上の項目を選択す る ための リ ス ト を示 し ます。 lowpwr ={on|off} 縦棒 | 選択す る リ ス ト の 項目 を 分離 し ます。 lowpwr ={on|off} 縦の省略記号 . . . 繰 り 返 し 項目が省略 さ れ て い る こ と を示 し ます。

IOB #1: Name = QOUT’ IOB #2: Name = CLKIN’

. . .

横の省略記号 . . . 繰 り 返 し 項目が省略 さ れ て い る こ と を示 し ます。

allow block block_name loc1 loc2 ... locn;

第

1

章

概要

ChipScope Pro

ツールについて

FPGA デバイ ス の集積度が高く な る につれて 、テス ト 対象デバイ ス へのテ ス ト 装置プロ ーブの接続 が困難にな っ て き て いま す。 ChipScope Pro ツ ールは、 主要な ロ ジ ッ ク ア ナラ イ ザおよ びテ ス ト / 計測ハード ウ ェ ア コ ン ポーネン ト を ISE® Design Suite 製品表 [251 ページの リ フ ァ レ ン ス 17 を 参照] に リ ス ト さ れてい る ザ イ リ ン ク ス FPGA デバ イ ス に含まれてい る タ ーゲ ッ ト デザ イ ンに統 合 し ます。こ れ ら の ツールは、 こ れ ら の コ ン ポーネ ン ト と 通信 し て ロ ジ ッ ク 解析を提供 し ます。 ChipScope Pro シ リ アル I/O ツールキ ッ ト では、ザ イ リ ン ク ス FPGA の高速シ リ アル ト ラ ン シーバ の I/O 機能を使用 し てデザ イ ンのエ ラ ボ レーシ ョ ン と デバ ッ グ を実行す る 機能が提供 さ れます。 IBERT (Internal Bit Error Ratio Tester) コ アお よ び関連す る ソ フ ト ウ ェ アでは、 高速シ リ アル ト ラ ン シーバ (こ のユーザーガ イ ド では MGT と 呼ぶ) へのア ク セ ス を提供 し 、 こ れ ら の MGT で構成 さ れたチ ャ ネルでのビ ッ ト エ ラ ー率の解析を実行 し ます。 IBERT コ アでは、ISE Design Suite 製品表 [251 ページの リ フ ァ レ ン ス 17 を参照] に リ ス ト さ れてい る ザ イ リ ン ク ス Virtex®-4、Virtex-5、 Virtex-6、 お よ び Spartan®-6 FPGA デバ イ ス の高速シ リ アル ト ラ ン シーバがサポー ト さ れます。

ChipScope Pro

ツールの概要

次の表に、 各種 ChipScope Pro ソ フ ト ウ ェ ア ツールお よ び コ アの簡単な説明を示 し ます。 表 1-1 : ChipScope Pro ツールの概要 ツール 説明 ザ イ リ ン ク ス CORE Generator™ サポー ト さ れ る すべての FPGA デバ イ スフ ァ ミ リ を タ ーゲ ッ ト に し て ICON、ILA、VIO、 お よ び ATC2 コ ア を生成で き ます。ま た、 Virtex-5、Virtex-6、 お よ び Spartan-6 FPGA フ ァ ミ リ を タ ーゲ ッ ト に し て IBERT v2.0 コ ア を生成す る こ と も で き ます。 ザ イ リ ン ク ス CORE Generator は、ザ イ リ ン ク ス ISE Design Suite ソ フ ト ウ ェ ア ツールに含 まれてい ます。

IBERT Core Generator

Virtex-4 およ び Virtex-5 デバイ ス を タ ーゲッ ト にし て IBERT v1.0 コ ア の完全なデザイ ン を 生成でき ま す。 IBERT Core Generator では、 ユー ザーが選択し た MGT およ びデザイ ン を 制御する パラ メ ータ に基づき 、 ISE Design Suite を 使用し てコ ン フ ィ ギュ レ ーショ ン フ ァ イ ルを 生成し ま す。

Core Inserter 合成 さ れたユーザーデザ イ ンに ICON、ILA、ATC2 コ ア を自動的に挿 入 し ます。

次に、ChipScope Pro ツ ールを 使用し て追加し たデバッ グコ ア を 含むシス テム のブロ ッ ク 図を 示し ま す。 CORE Generator を 使用し てコ アを 生成し 、 それら を HDL ソ ース コ ード にイ ン ス タ ン シエート する こ と によ っ て、 デザイ ン に ICON、ILA、VIO、 およ び ATC2 コ ア (総称 ChipScope Pro コ ア) を 配置でき ま す。 ま た、Core Inserter ま たは PlanAhead ツ ールを 使用する と 、ICON、ILA、およ び ATC2 コ アを 合成済みデザイ ン のネッ ト リ ス ト に直接挿入でき ま す。 デザイ ン は、ISE イ ン プリ メ ン テー ショ ン ツ ールを 使用し て配置配線さ れま す。 次に、デバイ ス にビ ッ ト ス ト リ ーム を ダウ ン ロ ード し て Analyzer でデザイ ン を 解析し ま す。 PlanAhead デザ イ ン 解析ツール デザ イ ンのネ ッ ト リ ス ト に ICON お よび ILA コ ア を自動的に挿入 し ま す。こ の機能の詳細は、PlanAhead™ デザ イ ン解析ツール [251 ページ の リ フ ァ レ ン ス 18 を参照] を参照 し て く だ さ い。 Analyzer

ICON、ILA、IBA/OPB、IBA/PLB、VIO、 お よ び IBERT コ アの イ ン シ ス テ ムデバ イ ス コ ン フ ィ ギ ュ レーシ ョ ン、 ト リ ガー設定、 ト レース 表示、 制御、 お よ びス テー タ ス を提供 し ます。 ChipScope Engine Tcl (CSE/Tcl) ス ク リ プ ト イ ン ターフ ェ イ ス CSE/Tcl ス ク リ プ ト コ マン ド イ ン タ ーフ ェ イ ス に よ っ て、Tcl シ ェ ルか ら JTAG チ ェ ーン内のデバ イ ス と の通信が可能にな り ます(1)_。 メ モ :

1. Tcl は Tool Command Language の略です。 CSE/Tcl イ ン タ ーフ ェ イ ス では、ChipScope Pro お よ び ISE

ツール ま たは ActiveState [252 ページの リ フ ァ レ ン ス 25 を参照]の ActiveTcl 8.4 シ ェ ルに含 ま れて

い るxtclshと 呼ばれ る Tcl シ ェ ルプ ロ グ ラ ム が必要です。

X-Ref Target - Figure 1-1

図 1-1 : ChipScope Pro シ ス テムのブ ロ ッ ク図 表 1-1 : ChipScope Pro ツールの概要 (続き) ツール 説明 cs_pro_sys_blk_diag ChipScope Pro

ILA Pro

ICON Pro

ILA Pro

ILA Pro

ChipScope Pro ツールの概要

ChipScope Pro Analyzer では、 コ ン ピ ュ ー タ と JTAG バ ウ ン ダ リ ス キ ャ ンチ ェ ーン内のデバ イ ス 間通信に、 次のダ ウ ン ロ ー ド ケーブルを使用で き ます。 • プ ラ ッ ト フ ォームケーブル USB • パ ラ レル ケーブル IV Analyzer には、ロ ジ ッ ク を検証す る 多数の機能が含まれてい ます (表 1-2)。 1 ～ 4,096 ま でのデー タ チ ャ ネル、256 ～ 131,072 ま でのサ ンプル バ ッ フ ァ ワー ド 数を選択可能です。ま た、 ユーザー ロ ジ ッ ク に影響を与えずに即座に ト リ ガーを変更で き ます。 Analyzer では、 ト リ ガー変更か ら キ ャ プ チ ャ し たデー タ の解析ま でのプ ロ セ ス を順番に実行で き ます。 表 1-2 : ChipScope Pro のロ ジ ッ ク デバ ッ グ機能および利点 機能 利点 1 ～ 4,096 ま でのデー タ チ ャ ネルを選択可能 広範囲のデー タ バ ス の動作を正確にキ ャ プ チ ャ し ます。 256 ～ 131,072 ま でのサンプル バ ッ フ ァ ワ ー ド 数を選択可能 サンプルす る ワー ド 数を増やす と 、 精度が高 く な り 、 不定期に起 こ る イ ベン ト を キ ャ プチ ャ す る 確率が高 く な り ます。 最大 16 個の ト リ ガーポー ト を使用で き 、 それ ぞれに対 し て 1 ～ 256 ま でのチ ャ ネルを選択 可能 (合計 4096 チ ャ ネルま で) 複数の ト リ ガー ポー ト を個別に設定で き る た め、 イ ベン ト 検出の柔軟性が増加 し 、 必要にな る サンプル ス ト レージが減少 し ます。 各 ト リ ガー ポー ト に最大 16 個ま での比較ユ ニ ッ ト を使用で き 、 ト リ ガー条件ご と に合計で 16 の異な る 比較を実行可能 ト リ ガー ポー ト ご と に複数の比較ユニ ッ ト が あ り 、 有用な リ ソ ース を節約す る 一方で、 イ ベ ン ト 検出の柔軟性が増加 し ます。 すべて のデー タ お よ び ト リ ガー処理は、 最大 500MHz のユーザー ク ロ ッ ク に同期 ト リ ガー イ ベン ト 検出お よ びデー タ キ ャ プ チ ャ を高速で実行で き ます。 ト リ ガー条件に よ り ブール式ま たは最大 16 個 の比較演算子の ト リ ガー シーケ ン ス を イ ンプ リ メ ン ト ブール式ま たは 16 レベルの ト リ ガーシーケ ン サ を使用す る 最大 16 個の ト リ ガー ポー ト の比 較演算子を組み合わせ る こ と がで き ます。 デー タス ト レージ必要条件で最大 16 個の比較 演算子のブール式を イ ンプ リ メ ン ト ブール式を使用す る 最大 16 個の ト リ ガー ポー ト の比較演算子を組み合わせて、 キ ャ プチ ャ お よ び格納す る デー タサンプルを決定で き ます。 ユーザー ロ ジ ッ ク に影響を与えずに、シ ス テ ム 内で ト リ ガー条件お よ び ス ト レ ージ必要条件 を変更可能 ロ ジ ッ ク 解析のためにデザ イ ン を シ ン グル ス テ ッ プ ま たは停止す る 必要はあ り ません。 操作が容易な GUI を提供 簡単に適切なオプシ ョ ン を選択で き ます。 各デバ イ ス に、 最大 15 個の ILA、IBA/OPB、 IBA/PLB、VIO ま たは ATC2 コ ア を使用可能

ロ ジ ッ ク を分割で き 、 大規模デザ イ ンの小セ ク シ ョ ン を テ ス ト で き る ため、 高精度の結果を得 る こ と がで き ます。 複数の ト リ ガー設定 よ り 正確かつ柔軟に、 イ ベン ト の一致 と 範囲、 お よ び時間 と その数を記録 し ます。 ザ イ リ ン ク ス ウ ェ ブ サ イ ト か ら ダ ウ ン ロ ー ド 可能 こ れ ら の ツールには、ChipScope ス イ ー ト か ら 簡単にア ク セ ス で き ます。[251 ページの リ フ ァ レ ン ス 19 を参照]

デザイ ン

フ ロー

ChipScope Pro ツールのデザ イ ン フ ロ ー (図 1-2) は、 一般的な HDL 合成ツールお よ び ISE イ ンプ リ メ ン テーシ ョ ン ツールを使用す る すべての標準的な FPGA デザ イ ン フ ロ ーの一部 と し て簡単に 実行で き ます。

エ ンベデ ッ ド

プ ロ セ ッ サおよび

_DSP

ツール

フ ローでの

_{ChipScope Pro}

コ アの使用

コ ア (ICON、ILA、IBA、VIO、 お よ び ATC2) は、 エンベデ ッ ド プ ロ セ ッ サお よ び DSP デザ イ ン 向けの EDK お よ び System Generator for DSP ツール フ ロ ーで も 使用で き ます。 ChipScope Pro コ アの使用方法は、EDK Platform Studio [251 ページの リ フ ァ レ ン ス 16 を参照] お よ び System Generator for DSP [251 ページの リ フ ァ レ ン ス 20 を参照] の資料を参照 し て く だ さ い。

X-Ref Target - Figure 1-2

図 1-2 : ChipScope Pro ツールのデザイ ン フ ロー 㻵㻯㻻㻺䚸㻵㻸㻭䚸㻌 㻵㻮㻭㻛㻻㻼㻮䚸 㻵㻮㻭㻛㻼㻸㻮䚸 㼂㻵㻻䚸䜎䛯䛿 㻭㼀㻯㻞㻌䝁䜰䜢⏕ᡂ ⏕ᡂ 㻵㻯㻻㻺䚸㻵㻸㻭䚸㻭㼀㻯㻞㻌䝁䜰 䜢ྜᡂ䝕䝄䜲䞁䛻ᤄධ 㻔㻚㼚㼓㼏㻌䜎䛯䛿㻌㻱㻰㻵㻲㻌䝛䝑䝖 䝸䝇䝖㻕

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ChipScope Pro コ アの概要

ChipScope Pro

コ アの概要

ICON

コ ア

すべての コ アは、JTAG バ ウ ン ダ リ ス キ ャ ンポー ト を使用 し 、JTAG ダ ウ ン ロ ー ド ケーブルを介 し てホ ス ト コ ン ピ ュ ー タ と 通信 し ます。 ICON コ アは、タ ーゲ ッ ト FPGA の JTAG バ ウ ン ダ リ ス キ ャ ンポー ト と 最大 15 個の ILA、IBA、IBA、VIO、 お よ び ATC2 コ ア間の通信パ ス を提供 し ます (16

ページの図 1-1 を参照)。

Spartan-3、Spartan-3E、Spartan-3A、 お よ び Spartan-3A DSP フ ァ ミ リ デバ イ ス の場合、ICON コ アは BSCAN プ リ ミ テ ィ ブを介 し た通信に USER1 ま たは USER2 JTAG バ ウ ン ダ リ ス キ ャ ン命令 を使用 し ます。ま た、BSCAN プ リ ミ テ ィ ブの未使用 USER1 ま たは USER2 ス キ ャ ンチ ェーンは、 必要に応 じ てエ ク ス ポー ト し 、 アプ リ ケーシ ョ ンで使用で き ます。

その他のデバ イ ス の場合、BSCAN プ リ ミ テ ィ ブ を介 し て使用可能な USER1、USER2、USER3、 ま たは USER4 ス キ ャ ン チ ェ ーンのいずれか を使用 し ます。各 BSCAM プ リ ミ テ ィ ブで 1 つの ス キ ャ ン チ ェーンが イ ンプ リ メ ン ト さ れ る ので、 未使用の USER ス キ ャ ン チ ェ ーン を エ ク ス ポー ト す る 必要はあ り ません。

ILA

コ ア

ILA コ アは、カ ス タ マ イ ズ可能な ロ ジ ッ ク アナ ラ イ ザ コ アで、デザ イ ンに含まれ る 任意の内部信号 を監視で き ます。 ILA コ アは監視中のデザ イ ンに同期 し てお り 、こ の コ ア内の コ ンポーネ ン ト に も 、 デザ イ ンに指定 し たすべての ク ロ ッ ク 制約が適用 さ れます。 ILA コ アは、 主に 3 つの コ ン ポーネ ン ト で構成 さ れてい ます。 • ト リ ガー入力お よ び出力 ロ ジ ッ ク ♦ ト リ ガー入力ロ ジ ッ ク は、 ト リ ガーイ ベン ト を検出 し ます。 ♦ ト リ ガー出力ロ ジ ッ ク は、 外部テ ス ト 装置およびその他の ロ ジ ッ ク を ト リ ガーし ます。 • データ キ ャ プチ ャ ロ ジ ッ ク ♦ オンチ ッ プのブ ロ ッ ク RAM リ ソ ース を使用 し て ト レース デー タ情報を キ ャ プチ ャ し 、そ の情報を格納 し ます。 • 制御およびス テータ ス ロ ジ ッ ク ♦ ILA コ アの動作を管理 し ます。

ILA

ト リ ガー入力ロ ジ ッ ク

ILA コ アの ト リ ガー機能には、 ト リ ガー イ ベン ト 検出に必要な多 く の機能が含まれます。こ れ ら の 機能は、表 1-3 に記載 さ れてい ます。 表 1-3 : ILA コ アの ト リ ガー機能 機能 説明 ワ ー ド 数の大 き な ト リ ガー ポー ト 各 ト リ ガーポー ト は 1 ～ 256 ビ ッ ト 幅に設定で き ます。 複 数 の ト リ ガ ー ポー ト 各 コ アで最大 16 個ま ですの ト リ ガー ポー ト を使用で き ます。複数の比較 ユニ ッ ト を使用 し て さ ま ざ ま な信号 ま たはバ ス を監視す る 必要があ る 複雑 なシ ス テ ムでは、 複数の ト リ ガー ポー ト を使用す る 必要があ り ます。 各 ト リ ガー ポー ト に 複 数 の 比 較 ユ ニ ッ ト 各 ト リ ガー ポー ト は、最大 16 個ま での比較ユニ ッ ト に接続で き ます。こ の 機能に よ り 、 複数の ト リ ガーポー ト 信号を比較で き ます。 ブ ー ル 式 の ト リ ガー条件 ト リ ガー条件は、最大 16 個の比較ユニ ッ ト 演算子の AND ま たは OR ブー ル式で表す こ と がで き ます。 複数 レ ベルの ト リ ガー シーケ ンサ ト リ ガー条件は、最大 16 個の比較ユニ ッ ト 演算子の複数レベルの ト リ ガー シーケ ンサで表す こ と がで き ます。 ブ ー ル 式 の ス ト レージ必要条件 ス ト レージ必要条件は、 最大 16 個の比較ユニ ッ ト 演算子の AND ま たは OR ブール式で表現で き ます。

ChipScope Pro コ アの概要 比較ユニ ッ ト タ イ プの選択 ト リ ガー ポー ト に接続 さ れ る 比較ユニ ッ ト は、 次のいずれかの タ イ プ と な り ます。 • 基本コ ンパレータ ♦ = お よ び <> 比較を実行 ♦ LUT4a _{ベース のデバ イ ス で ス ラ イ ス ご と に最大 8 ビ ッ ト ま で比較} ♦ Virtex-5 お よ び Spartan-6 デバ イ ス で ス ラ イ ス ご と に最大 19 ビ ッ ト ま で比較 ♦ LUT6bベース のデバ イ ス で ス ラ イ ス ご と に最大 20 ビ ッ ト ま で比較 • 基本コ ンパレータ (エ ッ ジ付 き) ♦ = お よ び <> 比較を実行

♦ High か ら Low お よ び Low か ら High の ビ ッ ト 遷移を検出 ♦ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 4 ビ ッ ト ま で比較 ♦ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 8 ビ ッ ト ま で比較 • 拡張コ ンパレータ ♦ =、<>、>、>=、<、 お よ び <= 比較を実行 ♦ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 2 ビ ッ ト ま で比較 ♦ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 8 ビ ッ ト ま で比較 • 拡張コ ンパレータ (エ ッ ジ付 き) ♦ =、<>、>、>=、<、 お よ び <= 比較を実行

♦ High か ら Low お よ び Low か ら High の ビ ッ ト 遷移を検出 ♦ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 2 ビ ッ ト ま で比較 ♦ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 8 ビ ッ ト ま で比較 • 範囲コ ンパレータ

♦ =、<>、>、>=、<、、<=、in range、 お よ び not in rage 比較を実行 ♦ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 1 ビ ッ ト ま で比較 ♦ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 4 ビ ッ ト ま で比較 • 範囲コ ンパレータ (エ ッ ジ付 き)

♦ =、<>、>、>=、<、、<=、in range、 お よ び not in rage 比較を実行 ♦ High か ら Low お よ び Low か ら High の ビ ッ ト 遷移を検出 ♦ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 16 ビ ッ ト ま で比較 ♦ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 4 ビ ッ ト ま で比較 1 つの ト リ ガー ポー ト に接続 さ れたすべての比較ユニ ッ ト は、 すべて同一 タ イ プ と な り ます。 表 1-3 : ILA コ アの ト リ ガー機能 (続き) 機能 説明

イ ベン ト カ ウ ン タ の比較演算子の 選択 ト リ ガー ポー ト のすべての比較ユニ ッ ト は、 イ ベン ト カ ウ ン タ と 共に コ ン フ ィ ギ ュ レーシ ョ ンで き 、カ ウ ン タ のサ イ ズは 1 ～ 32 ビ ッ ト で選択可能で す。こ のカ ウ ン タ は、次の方法で イ ベン ト を カ ウ ン ト す る よ う に、動作時に コ ン フ ィ ギ ュ レーシ ョ ンで き ます。 • 厳密に n 回 ♦ 厳密に n 回の連続的あ る いは非連続的な イ ベン ト が発生す る と き のみ一致 • 最低 n 回発生 し た場合のみ ♦ 最低 n 回の連続的あ る いは非連続的な イ ベン ト が発生す る と 一致 し 、 アサー ト を保持 • 最低 n 回連続的に発生 し た場合のみ ♦ n 回の連続的な イ ベン ト が発生す る と 一致 し 、 比較演算子を満た さ な く な る ま でアサー ト を保持 ト リ ガー出力 ポー ト オプシ ョ ンの ト リ ガー出力ポー ト を使用す る と 、ILA コ アの内部 ト リ ガー 条件にア ク セ ス で き ます。こ の信号は、 出力ピ ンに接続す る こ と に よ っ て、 外部テ ス ト 装置用の ト リ ガー と し て使用で き ます。 内部 ロ ジ ッ ク の割 り 込みま たは ト リ ガー と し て、 あ る いは複数の ILA コ ア のカ ス ケー ド 接続用に も 使用可能です。 ト リ ガ出力ポー ト の レ イ テ ン シ量は、 コ アに よ っ て異な り ます。 • ILA コ ア = 10 ク ロ ッ ク サ イ ク ル • IBA/OPB コ ア = 15 ク ロ ッ ク サ イ ク ル • IBA/PLB コ ア = 10 ク ロ ッ ク サ イ ク ル ト リ ガ出力の レベル/パルスお よ びア ク テ ィ ブ エ ッ ジ (High ま たは Low) は、 動作時に制御で き ます。

a. LUT4 ベース のデバ イ ス フ ァ ミ リ には、Spartan-3、Spartan-3E、Spartan-3A、Spartan-3A DSP、 お よ び

Virtex-4 FPGA が含 ま れ ま す。

b. LUT6 ベース のデバ イ ス フ ァ ミ リ には、Virtex-5、Virtex-6、 お よ び Spartan-6 が含 ま れ ま す。

表 1-3 : ILA コ アの ト リ ガー機能 (続き)

ChipScope Pro コ アの概要 複数の ト リ ガーポー ト の使用 デザ イ ンで異な る タ イ プの信号ま たはバ ス を監視で き る よ う にす る には、複数の ト リ ガーポー ト が 必要 と な り ます。 た と えば、 デザ イ ンで制御、 ア ド レ ス 、 お よ びデー タ 信号を含む内部シ ス テ ム バ ス を使用 し てい る 場合、 こ れ ら にそれぞれ ト リ ガーポー ト を割 り 当てて、 各信号グループを監視で き ます (図 1-3)。 こ れ ら の信号お よ びバ ス を 1 つの ト リ ガーポー ト に接続する と 、ア ド レ スバ ス が指定 さ れた範囲内 にあ る かを確認 し てい る 間、CE、WE、お よ び OE 信号の各ビ ッ ト 遷移は監視で き ません。さ ま ざ ま な タ イ プの比較ユニ ッ ト か ら 選択可能であ る ため、 最低限の リ ソ ース を使用 し なが ら 、 必要な ト リ ガー向けに ILA コ ア を カ ス タ マ イ ズで き ます。

X-Ref Target - Figure 1-3

図 1-3 : LA コ アの接続例 ẚ㍑䝴䝙䝑䝖㻌㻹㻜 㻔㻮㼍㼟㼕㼏㻌㼣㻛㼑㼐㼓㼑㼟㻕㻌 ẚ㍑䝴䝙䝑䝖㻌㻹㻝 㻔㻮㼍㼟㼕㼏㻌㼣㻛㼑㼐㼓㼑㼟㻕 ẚ㍑䝴䝙䝑䝖㻌㻹㻞 㻔㻮㼍㼟㼕㼏㻕 ẚ㍑䝴䝙䝑䝖㻌㻹㻟 㻔㻮㼍㼟㼕㼏㻕 ẚ㍑䝴䝙䝑䝖㻌㻹㻠 㻔㻾㼍㼚㼓㼑㻕 ẚ㍑䝴䝙䝑䝖㻌㻹㻡 㻔㻮㼍㼟㼕㼏㻌㼣㻛㼑㼐㼓㼑㼟㻕 䝖䝸䜺䞊 ᮲௳ 䝇䝖䝺䞊䝆 ᚲせ᮲௳ 䝕䞊䝍 䜻䝱䝥䝏䝱 ไᚚ 䝕䞊䝍 䜻䝱䝥䝏䝱 䝯䝰䝸 㼀㻾㻵㻳㻜 㼀㻾㻵㻳㼋㻻㼁㼀 㼀㻾㻵㻳㻝 㼀㻾㻵㻳㻞 㼀㻾㻵㻳㻟 㻵㻸㻭㻌䝁䜰 ๭䜚㎸䜏 䜽䝻䝑䜽 㻯㻱䚸㼃㻱䚸㻻㻱 䜰䝗䝺䝇 䝕䞊䝍 ㏣ຍ䝖䝸䜺䞊 㻟 㻞㻠 㻟㻞 㻝 㻢㻜 㼕㼘㼍㼋㼜㼞㼛㼋㼏㼛㼚㼚㼑㼏㼠㼕㼛㼚㼋㼑㼤㼍㼙㼜㼘㼑㼋㻜㻣㻜㻣㻜㻠 㼚

ト リ ガー条件およびス ト レージ必要条件の使用

ILA、IBA/OPB、 お よ び IBA/PLB コ アでは、 ト リ ガー条件 ロ ジ ッ ク お よ びス ト レージ必要条件 ロ ジ ッ ク の両方が イ ンプ リ メ ン ト さ れます。ト リ ガー条件は、 コ アの ト リ ガー ポー ト に接続 さ れてい る 比較ユニ ッ ト コ ンパレー タ で検出 さ れ る イ ベン ト のブール式ま たはシーケ ン シ ャ ルな組み合わ せです。ト リ ガー条件は、デー タ キ ャ プチ ャ ウ ィ ン ド ウ で明確な開始点を示すために使用 さ れ、デー タ キ ャ プチ ャ ウ ィ ン ド ウ の開始点、 終了点、 あ る いは任意の位置に指定で き ます。 同様に、 ス ト レージ必要条件 も 、 コ アの ト リ ガー ポー ト に接続 さ れてい る 比較ユニ ッ ト コ ンパレー タ で検出 さ れ る イ ベン ト のブール式組み合わせです。ただ し 、 こ の条件は、 個別のデー タサンプル を キ ャ プチ ャ お よ び格納す る かを決定す る ために、 ト リ ガー ポー ト の比較ユニ ッ ト の イ ベン ト を評 価す る 点で ト リ ガー条件 と 異な り ます。ト リ ガー条件お よ びス ト レージ必要条件を共に使用 し 、キ ャ プチ ャ プ ロ セ ス の開始時 と キ ャ プチ ャ す る デー タ を決定で き ます。 23 ページの図 1-3 の ILA コ ア例で、 次を実行す る と し ます。 • Address = 0xFF0000 への最初の メ モ リ 書 き 込みサ イ ク ル (CE = 立ち上が り エ ッ ジ、WE = 1、 OE = 0) で ト リ ガー • データ値が 0x00000000 ～ 0x1000FFFF の間の場合に、Address = 0x23AACC か ら の メ モ リ 読 み出 し サ イ ク ル (CE = 立ち上が り エ ッ ジ、WE = 0、OE = 1) のみを キ ャ プチ ャ こ れ ら の条件を正 し く イ ンプ リ メ ン ト す る には、TRIG0 お よ び TRIG1 ト リ ガー ポー ト の両方にそ れぞれ比較ユニ ッ ト 2 個 (ト リ ガー条件用 1 個 と ス ト レージ必要条件用 1 個) が接続 さ れてい る こ と を確認す る 必要があ り ます。次に、 ト リ ガーお よ びス ト レージ必要条件の設定方法 と それ ら の条 件を満たすための各比較ユニ ッ ト の設定方法を示 し ます。 • ト リ ガー条件 = M0 && M2 ♦ M0[2:0] = CE、WE、OE = “R10” (R は立ち上が り エ ッ ジ を示す) ♦ M2[23:0] = ア ド レ ス = “F0000” • ス ト レージ必要条件 = M1 && M3 && M4 ♦ M1[2:0] = CE、WE、OE = “R10” (R は立ち上が り エ ッ ジ を示す) ♦ M3[23:0] = ア ド レ ス = “23AACC” ♦ M4[31:0] = デー タ = 範囲は 0x00000000 ～ 0x1000FFFF ILA、IBA/OPB、およ び IBA/PLB コ アのト リ ガーおよ びス ト レ ージ必要条件を 設定する こ と によ り 、 オン チッ プメ モリ リ ソ ース を 浪費せずに、 必要な情報のみを 正確に検索し 、 キャ プチャ でき ま す。

ILA

ト リ ガー出力ロ ジ ッ ク

ILA コ アでは TRIG_OUT と 呼ばれ る ト リ ガー出力ポー ト が イ ンプ リ メ ン ト さ れます。 TRIG_OUT ポー ト は、Analyzer を使用 し て動作時に設定 さ れ る ト リ ガー条件の出力です。ト リ ガー出力の レベ ル/パルスお よ びア ク テ ィ ブ エ ッ ジ (High ま たは Low) は、 動作時に制御で き ます。 入力 ト リ ガー ポー ト に対す る TRIG_OUT の レ イ テ ン シは、10 ク ロ ッ クサ イ ク ルです。 TRIG_OUT ポー ト は非常に柔軟性があ り 、 多用途に使用で き ます。こ のポー ト をデバ イ ス ピ ンに 接続 し 、 オシ ロ ス コ ープお よ び ロ ジ ッ ク アナ ラ イ ザな ど の外部テ ス ト 装置を ト リ ガーで き ます。ま た、デバ イ ス に組み込まれた PowerPC® ま たは MicroBlaze™ プ ロ セ ッ サの割 り 込み ラ イ ンに接続 す る と 、ソ フ ト ウ ェ ア イ ベン ト を発生 さ せ る こ と がで き ます。さ ら に、別の コ アの ト リ ガー入力ポー ト に接続す る と 、 オンチ ッ プ デバ ッ グ ソ リ ュ ーシ ョ ンの ト リ ガーお よ びデー タ キ ャ プチ ャ 機能を 拡張で き ます。

ChipScope Pro コ アの概要

ILA

デー タ

キ ャ プ チ ャ

ロ ジ ッ ク

各 ILA コ アは、オンチ ッ プ ブ ロ ッ ク RAM リ ソ ース を使用 し て、デザ イ ンに含まれ る その他すべて の コ アか ら 独立 し てデー タ を キ ャ プチ ャ で き ます。ま た、[Window] ま たは [N Samples] のいずれか のキ ャ プチ ャ モー ド でデー タ を キ ャ プチ ャ で き ます。 [Window] キ ャ プ チ ャ モー ド こ のモー ド では、サンプル バ ッ フ ァ を 1 つま たは複数の等サ イ ズのサンプル ウ ィ ン ド ウ に分割で き ます。こ のモー ド の場合、1 つの ト リ ガー条件 イ ベン ト (個々の ト リ ガー比較ユニ ッ ト イ ベン ト の ブール式組み合わせ) を使用 し て、サンプル ウ ィ ン ド ウ を満たすのに十分なデー タ が収集 さ れます。 サンプルウ ィ ン ド ウ の ワー ド 数が 131,072 サンプルま での 2 のべ き 乗の場合、ト リ ガー位置はサン プル ウ ィ ン ド ウ の開始点 (最初に ト リ ガー し てか ら デー タ を収集)、 終了点 (ト リ ガー イ ベン ト ま で デー タ を収集)、 ま たはそれ ら 2 点間の任意の位置に設定で き ます。 ウ ィ ン ド ウ の ワ ー ド 数が 2 のべ き 乗以外の場合、 ト リ ガー位置はサンプルウ ィ ン ド ウ の開始位置に のみ設定で き ます。 サンプル ウ ィ ン ド ウ が満た さ れ る と 、ILA コ アで ト リ ガー条件が自動的に再設定 さ れ、 ト リ ガー条 件 イ ベン ト が継続 し て監視 さ れます。 こ のプ ロ セ スは、サンプル バ ッ フ ァ のすべてのサ ンプル ウ ィ ン ド ウ が満た さ れ る か、 ユーザーが ILA コ ア を停止す る ま で繰 り 返 さ れます。 [N Samples] キ ャ プ チ ャ モー ド こ のモー ド は、 ウ ィ ン ド ウ キ ャ プチ ャ モー ド と 類似 し てい ますが、 次の 2 点が異な り ます。 • ウ ィ ン ド ウ ご と のサンプル数は、1 ～ （サ ンプルバ ッ フ ァ サ イ ズ - 1）の範囲で、 任意の整数 N に設定可能 • ト リ ガー位置は常に ウ ィ ン ド ウ の位置 0 に設定 こ のモー ド は、 キ ャ プチ ャ ス ト レージ リ ソ ース を浪費せずに、各 ト リ ガーで必要なサンプル数のみ を キ ャ プチ ャ す る 場合に役立ち ます。 ト リ ガー マー ク ト リ ガー イ ベン ト と 一致す る サ ンプル ウ ィ ン ド ウ内のデー タ サンプルには、 ト リ ガー マー ク が付 け ら れます。 こ の ト リ ガー マー ク に よ っ て、ウ ィ ン ド ウ内の ト リ ガー位置が Analyzer に伝え ら れま す。ト リ ガー マー ク は、 サ ンプル バ ッ フ ァ 内の 1 サンプルに対 し て 1 ビ ッ ト を使用 し ます。 デー タ ポー ト ト リ ガー機能を実行す る ト リ ガー ポー ト と は別のポー ト 上のデー タ を キ ャ プチ ャ で き ます。 こ の機 能は、 コ アの ト リ ガーに使用 さ れ る 情報 と 同 じ 情報のキ ャ プチ ャ お よ び確認が有用ではな く 、 キ ャ プチ ャ す る デー タ 量を比較的少ない量に制限す る 際に役立ち ます。 ただ し 、 通常は、 コ アの ト リ ガーに使用 さ れ る デー タ と 同一デー タ のキ ャ プチ ャ お よ び確認が有用 です。 こ の よ う な場合、 デー タ が 1 つま たは複数の ト リ ガー ポー ト で構成 さ れ る よ う に選択で き ま す。こ の機能に よ り 、キ ャ プチ ャ に必要な ト リ ガー情報を選択で き る 柔軟性を活用 し なが ら 、 リ ソ ー ス を節約で き ます。

ILA

制御お よびス テー タ ス

ロ ジ ッ ク

ILA コ アには、コ アの通常動作を維持す る ために使用す る 制御お よ びス テー タ ス ロ ジ ッ ク が少数含 まれます。 ILA コ ア を適切に認識 し 、 通信す る のに必要なすべての ロ ジ ッ ク が制御お よ びス テー タ ス ロ ジ ッ ク に よ っ て イ ンプ リ メ ン ト さ れます。

IBA/OPB

コ ア

IBA/OPB (Integrated Bus Analyzer for the CoreConnect On-Chip Peripheral Bus) コ アは、IBM CoreConnect OPB (On-Chip Peripheral Bus) を含むエンベデ ッ ド シ ス テ ムのデバ ッ グ向けに設計 さ れた ロ ジ ッ ク アナ ラ イ ザ コ アです。 IBA/OPB コ アは、 主に 4 つの コ ン ポーネ ン ト で構成 さ れて います。

• プ ロ ト コル違反モニ ター

♦ 最大 32 ま での IBM CoreConnect OPB バス プ ロ ト コ ル違反を検出 し 、 レ ポー ト し ます。 • ト リ ガー入力お よ び出力 ロ ジ ッ ク ♦ ト リ ガー入力ロ ジッ ク は、OPB バス およ びその他のユーザー定義のイ ベン ト を 検出し ま す。 ♦ ト リ ガー出力ロ ジ ッ ク は、 外部テ ス ト 装置およびその他の ロ ジ ッ ク を ト リ ガーし ます。 • データキ ャ プチ ャ ロ ジ ッ ク ♦ ブ ロ ッ ク RAM リ ソ ース を使用 し て ト レースデー タ 情報を キ ャ プチ ャ し 、 格納 し ます。 • 制御およびス テータ ス ロ ジ ッ ク ♦ IBA/OPB コ アの動作を管理 し ます。 メ モ : エンベデ ッ ド プ ロ セ ッ サ デザ イ ン で IBA/OPB コ ア を生成 し て使用す る 方法の説明は、 ChipScope OPB IBA のデー タ シー ト [251 ページの リ フ ァ レ ン ス 1 を参照] お よび EDK Platform Studio オン ラ イ ン ヘルプ [251 ページの リ フ ァ レ ン ス 16 を参照] を参照 し て く だ さ い。

IBA/OPB

プ ロ ト コ ル違反モ ニ タ ー

ロ ジ ッ ク

IBA/OPB コ アには、32 ま での IBM CoreConnect OPB プ ロ ト コ ル違反エ ラ ーを検出す る モニ タ ー があ り ます。表 1-4 に、 こ の IBA/OPB コ アで検出で き る プ ロ ト コ ル違反を示 し ます。 表 1-4 : CoreConnect OPB プ ロ ト コ ル違反エ ラ ー(1) 優先順位 ビ ッ ト エ ン コ ー ド エ ラ ー 説明 1 011010 1.19.2 OPB_XferAck 信号の受信前、 書 き 込み処理中に OPB_DBus 信号の ス テー ト が変化 2 011001 1.19.1 OPB_XferAck 信号の受信前、 処理実行中に OPB_ ABus 信号の ス テー ト が変化 3 001100 1.6.1 OPB_ABus 信号 : M_Select 信号が非ア ク テ ィ ブの と き に OPB_ABus 信号が 0 ではない 4 001101 1.7.1 OPB_DBus 信号 : M_Select 信号が非ア ク テ ィ ブの と き に OPB_DBus 信号が 0 ではない 5 010101 1.13.1 OPB_XferAck 信号 : M_Select 信号が非ア ク テ ィ ブの と き に OPB_XferAck 信号がア ク テ ィ ブ 6 010110 1.13.2 OPB_XferAck 信号 : OPB_Select 信号 の 16 サイ ク ル以内に OPB_XferAck 信号がア ク テ ィ ブにな ら な い 7 010111 1.15.1 OPB_ErrAck 信号 : M_Select 信号が非ア ク テ ィ ブ の と き に OPB_ErrAck 信号がア ク テ ィ ブ

8 000100 1.4.0 OPB_Retry 信号 : OPB_Retry 信号お よ び OPB_ XferAck 信号が同一サ イ ク ルでア ク テ ィ ブ

ChipScope Pro コ アの概要 9 000111 1.4.3 OPB_Retry 信号 : OPB_Retry 信号が 2 サ イ ク ル間 以上ア ク テ ィ ブ 10 000000 1.2.1 OPB_MGrant 信号 : 複数の OPB_MGrant 信号が同 一サ イ ク ルでア ク テ ィ ブ 11 000001 1.2.2 OPB_MGrant 信号 : OPB_MGrant 信号が別のマ ス タ に対 し て ア ク テ ィ ブ 12 000010 1.3.1 OPB_BusLock 信号 : OPB_Select 信号な し 、1 つ前 のサ イ ク ルでグ ラ ン ト な し でアサー ト 13 000011 1.3.2 OPB_BusLock 信号 : バ ス が ロ ッ ク し 、 バ ス を使用 し ないマ ス タ にグ ラ ン ト が与え ら れ る 14 001000 1.4.4 OPB_Retry 信号 : リ ト ラ イサ イ ク ル後 も OPB_ Select 信号がア ク テ ィ ブ 15 001001 1.4.5 OPB_Retry 信号 : M_Select 信号が非ア ク テ ィ ブの と き に OPB_Retry 信号がア ク テ ィ ブ 16 001110 1.8.1

OPB_Select 信号 : M_Select 信号が OPB_

MxGrant 信号ま たは OPB_BusLock 信号に よ る バ ス制御な し でア ク テ ィ ブ 17 001111 1.8.2 OPB_Select 信号 : 2 つ以上の M_Select 信号が同一 サ イ ク ルでア ク テ ィ ブ 18 010000 1.9.1 OPB_RNW 信号 : M_Select 信号が非ア ク テ ィ ブの と き に OPB_RNW 信号が High 19 011011 1.19.3 OPB_XferAck 信号の受信前、 処理実行中に OPB_ RNW 信号の ス テー ト が変化 20 011100 1.19.4 OPB_XferAck 信号の受信前、 処理実行中に OPB_ Select 信号の ス テー ト が変更 21 011101 1.19.5 OPB_XferAck 信号の受信前、 書 き 込みま たは読み 出 し 処理中に OPB_BE 信号の ス テー ト が変化 22 011110 1.20.3 バ イ ト イ ネーブルの遷移がア ド レ ス オ フ セ ッ ト に 揃っ ていない 23 011111 1.20.4 継続 し たバ イ ト イ ネーブルがない場合に、 バ イ ト イ ネーブル転送が開始 24 000110 1.4.2 OPB_Retry 信号 : リ ト ラ イ し た マス タ から の M_Request がリ ト ラ イ サイ ク ル後も アク ティ ブ 25 000101 1.4.1 OPB_Retry 信号 : リ ト ラ イ サ イ ク ル後 も OPB_ BusLock がア ク テ ィ ブ 26 010001 1.11.1 OPB_SeqAddr 信号 : OPB_BusLock 信号が非ア ク テ ィ ブに も 関わ ら ず、OPB_SeqAddr 信号がア ク テ ィ ブ 27 010010 1.11.2 OPB_SeqAddr 信号 : M_Select 信号が非ア ク テ ィ ブの と き に OPB_SeqAddr 信号がア ク テ ィ ブ 表 1-4 : CoreConnect OPB プ ロ ト コ ル違反エ ラ ー(1) _(続き) 優先順位 ビ ッ ト エ ン コ ー ド エ ラ ー 説明

プ ロ ト コ ル違反モニ タ ーは、OPB バ ス で発生 し たエ ラ ーを検出 し て レ ポー ト し ます。 エ ラ ーは、 優 先度がエン コ ー ド さ れた 6 ビ ッ ト の値 と し て レ ポー ト さ れ、 こ の値は IBA/OPB コ アへの ト リ ガー お よ びデー タ の両方 と し て使用で き ます。優先度 1 が最優先であ り 、複数のエ ラ ーがあ る 場合、優先 度の高いエ ラ ーが レ ポー ト さ れます。

IBA/OPB

ト リ ガー入力ロ ジ ッ ク

IBM CoreConnect オンチ ッ プ ペ リ フ ェ ラ ル バ ス向けの IBA (IBA/OPB) コ アは、 エンベデ ッ ド MicroBlaze ソ フ ト プ ロ セ ッ サ ま たは Virtex-4 FX お よ び Virtex-5 FXT フ ァ ミ リ の PowerPC ハー ド プ ロ セ ッ サシ ス テ ムの CoreConnect OPB バ ス の監視に使用 し ます。 IBA/OPB コ アは、 最大 16 個ま での ト リ ガーグループを監視で き ます。 29 ページの表 1-5 に、 監視可畔 OPB 信号グループを 示 し ます。

IBA/OPB コ アは ILA コ ア と 同様の ト リ ガー条件お よ びス ト レージ必要条件を イ ンプ リ メ ン ト で き ます。 こ れ ら の機能は、20 ページの 「ILA ト リ ガー入力 ロ ジ ッ ク 」 に記載 さ れてい ます。

IBA/OPB

ト リ ガー出力ロ ジ ッ ク

IBA/OPB コ ア は TRIG_OUT と 呼ばれる ト リ ガー出力ポート を イ ン プリ メ ン ト し ま す。 TRIG_OUT ポート は、Analyzer を 使用し て動作時に設定さ れる ト リ ガー条件の出力です。入力ト リ ガーポート に対する TRIG_OUT のレ イ テン シは、15 ク ロ ッ ク サイ ク ルです。 TRIG_OUT ポー ト は非常に柔軟性があ り 、 多用途に使用で き ます。 た と えば、 次の よ う に使用で き ます。 • こ のポー ト をデバ イ ス ピ ンに接続 し て、オシ ロ ス コ ープお よ び ロ ジ ッ ク アナ ラ イ ザな ど の外部 テ ス ト 装置を ト リ ガーで き ます。 • デバイ スに組み込まれた PowerPC ま たは MicroBlaze プ ロ セ ッ サの割 り 込み ラ イ ンに接続す る と 、 ソ フ ト ウ ェ ア イ ベン ト を発生 さ せ る こ と がで き ます。 • TRIG_OUT ポー ト を別の コ アの ト リ ガー入力ポー ト に接続す る と 、 オンチ ッ プ デバ ッ グ ソ リ ュ ーシ ョ ンの ト リ ガーお よ びデー タ キ ャ プチ ャ 機能を拡張で き ます。 28 010011 1.11.3 OPB_SeqAddr 信号 : OPB_SeqAddr 信号の処理中に OPB_ABus 信号が適切に増分し ない 29 010100 1.11.4 OPB_SeqAddr 信号 : ト ラ ンザ ク シ ョ ン境界な し に OPB_SeqAddr 信号がアサー ト 30 011000 1.16.1 OPB_ToutSup 信号 : M_Select 信号が非ア ク テ ィ ブ の と き に OPB_ToutSup 信号がア ク テ ィ ブ 31 001010 1.5.1 OPB_Timeout 信号 : 16 サ イ ク ル間無反応の後、 アービ タ が OPB_Timeout 信号を送信で き ない 32 001011 1.5.2 OPB_Timeout 信号 : M_Select 信号が非ア ク テ ィ ブ の と き に OPB_Timeout 信号がア ク テ ィ ブ 33 111111 - エ ラ ーな し メ モ :

1. こ れ ら の CoreConnect OPB エ ラ ーの詳細は、IBM の 『OPB Bus Functional Model Toolkit User’s

Manual』 を参照 し て く だ さ い。

表 1-4 : CoreConnect OPB プ ロ ト コ ル違反エ ラ ー(1) _(続き)

ChipScope Pro コ アの概要

X-Ref Target - Figure 1-4

表 1-5 : OPB 信号グループ ト リ ガーグループ名 幅 説明 OPB_CTRL 17 次を含む OPB 組み合わせ制御信号 • SYS_Rst • Debug_SYS_Rst • WDT_Rst • OPB_Rst • OPB_BE[3] • OPB_BE[2] • OPB_BE[1] • OPB_BE[0] • OPB_select • OPB_xferAck • OPB_RNW • OPB_errAck • OPB_timeout • OPB_toutSup • OPB_retry • OPB_seqAddr • OPB_busLock OPB_ABUS 32 OPB ア ド レ スバ ス OPB_DBUS 32 OPB 組み合わせデー タ バ ス (読み出 し お よ び書 き 込 みデー タ バ ス の論理 OR) OPB_RDDBUS 32 OPB 読み出 し デー タ バ ス (ス レーブか ら) OPB_WRDBUS 32 OPB 書 き 込みデー タ バ ス (ス レーブへ) OPB_Mn_CTRL 11 次を含むマ ス タ n か ら の OPB 制御信号 • Mn_request • OPB_MnGrant • OPB_pendReqn • Mn_busLock • Mn_BE[3] • Mn_BE[2] • Mn_BE[1] • Mn_BE[0] • Mn_select • Mn_RNW • Mn_seqAddr n は、0 ～ 15 のマ ス タ番号を表 し ます。

IBA/OPB コ アは CoreConnect OPB バス 信号だけでなく 、TRIG_IN ト リ ガー グ ループを 使用し て、 汎用のデザイ ン 信号も 監視でき ま す。こ の機能によ り 、CoreConnect OPB でのイ ベン ト と デザイ ン 内のその他の場所でのイ ベン ト を 関連付ける こ と ができ ま す。さ ら に、TRIG_IN およ び TRIG_OUT ポート 信号を 使用し て、IBA/OPB コ ア を 別のキャ プチャ コ アに接続する と 、 デザイ ン の異なる 部分 を 監視し ながら 、 ク ロ ス ト リ ガーを 実行でき ま す。

IBA/OPB

デー タ

キ ャ プ チ ャ

ロ ジ ッ ク

IBA/OPB コ アのデー タ キ ャ プチ ャ ロ ジ ッ ク 機能は、ILA コ ア と 同様です。 こ れ ら の機能は、25 ページの 「ILA デー タ キ ャ プチ ャ ロ ジ ッ ク 」 に記載 さ れてい ます。

IBA/OPB

制御お よびス テー タ ス

ロ ジ ッ ク

IBA/OPB コ アには、 コ アの通常動作を維持す る ために制御お よ びス テー タ ス ロ ジ ッ ク が少数含ま れます。 IBA/OPB コ ア を適切に認識 し 、 通信す る ために必要なすべての ロ ジ ッ ク が制御お よ びス テー タ ス ロ ジ ッ ク に よ っ て イ ンプ リ メ ン ト さ れます。

IBA/PLB

コ ア

v3.4 IBA/PLB (Integrated Bus Analyzer for the CoreConnect Processor Local Bus) コ アは、IBM CoreConnect PLB (Processor Local Bus) を含むエンベデ ッ ド シ ス テ ムのデバ ッ グ向けに設計 さ れ た ロ ジ ッ ク アナ ラ イ ザ コ アです。

メ モ : こ の コ アは、PLB v4.6 よ り 前のバージ ョ ンの PLB でのみ使用 さ れます。 PLB v4.6 バ ス の場 合は、 カ ス タ マ イ ズ し た ILA コ ア (chipscope_plbv46_iba) を Xilinx Platform Studio ツールを使用 し て PLB v4.6 バ ス に接続 し ます。 IBA/PLB コ アは、 主に 3 つの コ ン ポーネ ン ト で構成 さ れてい ます。 • ト リ ガー入力お よ び出力 ロ ジ ッ ク ♦ ト リ ガー入力ロ ジッ ク は、PLB バス およ びその他のユーザー定義のイ ベン ト を 検出し ま す。 ♦ ト リ ガー出力ロ ジ ッ ク は、 外部テ ス ト 装置およびその他の ロ ジ ッ ク を ト リ ガーし ます。 • データ キ ャ プチ ャ ロ ジ ッ ク ♦ ブ ロ ッ ク RAM リ ソ ース を使用 し て ト レース デー タ 情報を キ ャ プチ ャ し 、 格納 し ます。 • 制御およびス テータ ス ロ ジ ッ ク ♦ IBA/PLB コ アの動作を管理 し ます。 OPB_SLm_CTRL 4 次を含むス レーブ m の OPB 制御信号 • Slm_xferAck • Slm_errAck • Slm_toutSup • Slm_retry m は、0 ～ 63 の ス レーブ番号を表 し ます。 OPB_PV 6 OPB プ ロ ト コ ル違反信号 TRIG_IN ユーザー定義 汎用 ト リ ガー入力 表 1-5 : OPB 信号グループ (続き) ト リ ガーグループ名 幅 説明

ChipScope Pro コ アの概要

メ モ : エンベデ ッ ド プ ロ セ ッ サ デザ イ ンで IBA/PLB コ ア を生成 し て使用す る 方法の説明は、 ChipScope PLB IBA のデー タ シー ト [251 ページの リ フ ァ レ ン ス 2 を参照] お よ び EDK Platform Studio オン ラ イ ンヘルプ [251 ページの リ フ ァ レ ン ス 16 を参照] を参照 し て く だ さ い。

IBA/PLB

ト リ ガー入力ロ ジ ッ ク

IBM CoreConnect プ ロ セ ッ サ ロ ーカル バ ス向けの IBA コ ア (IBA/OPB) は、 エンベデ ッ ド MicroBlaze ソ フ ト プ ロ セ ッ サ ま たは Virtex-4 FX お よ び Virtex-5 FXT フ ァ ミ リ の PowerPC ハー ド プ ロ セ ッ サ シ ス テ ムの CoreConnect PLB バ ス の監視に使用 し ます。 IBA/PLB コ アは、16 ま で の異な る ト リ ガーグループを監視で き ます。 32 ページの表 1-6 に、 監視可能な OPB 信号グループ を示 し ます。 IBA/PLB コ アは PLB バ ス信号だけでな く 、TRIG_IN ト リ ガーグループを使用 し て汎用のデザ イ ン信号 も 監視で き ます。こ の機能に よ り 、PLB での イ ベン ト と デザ イ ン内のその他の場所での イ ベ ン ト を関連付け る こ と がで き ます。さ ら に、TRIG_IN お よ び TRIG_OUT ポー ト 信号を使用 し て、 IBA/PLB コ ア を別のキ ャ プチ ャ コ アに接続す る と 、デザ イ ンの異な る 部分を監視 し なが ら 、ク ロ ス ト リ ガーを実行で き ます。 IBA/PLB コ アは ILA コ ア と 同様の ト リ ガー条件お よ びス ト レージ必要条件を イ ンプ リ メ ン ト で き ます。こ れ ら の機能は、20 ページの 「ILA ト リ ガー入力 ロ ジ ッ ク 」 に記載 さ れてい ます。

表 1-6 : PLB 信号グループ ト リ ガーグループ名 幅 説明 PLB_CTRL 26 次を含む PLB バ ス制御信号 • SYS_plbReset • PLB_abort • PLB_BE(0) • PLB_BE(1) • PLB_BE(2) • PLB_BE(3) • PLB_BE(4) • PLB_BE(5) • PLB_BE(6) • PLB_BE(7) • PLB_busLock • PLB_masterID(0) • PLB_masterID(1) • PLB_masterID(2) • PLB_masterID(3) • PLB_Msize(0) • PLB_Msize(1) • PLB_PAValid • PLB_SAValid • PLB_rdPrim • PLB_RNW • PLB_size(0) • PLB_size(1) • PLB_size(2) • PLB_size(3) • PLB_wrPrim PLB_ABUS 32 PLB ア ド レ ス バ ス PLB_RDDBUS 64 PLB 読み出 し デー タ バ ス (ス レーブか ら) PLB_WRDBUS 64 PLB 書 き 込みデー タ バ ス (ス レーブへ)