Cyclone Vデバイス・ハンドブック、 Vol 1、第6章：Cyclone Vデバイスの外部メモリ・インタフェース

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CV-52006-2.0

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ISO 9001:2008 Registered こので章は、Cyclone®_{V デバイスの利用可能な外部メモリ・インタフェースおよび外} 部メモリ・インタフェースをサポートする、このシリコン機能について説明します。以下の Cyclone V デバイスの機能は外部メモリ・インタフェースで使用されています。 ■ ダブル・データ・レート 2 (DDR2) SDRAM、DDR3 SDRAM、および低消費電力ダブル・データ・レート 2 (LPDDR2) SDRAM インタフェースのサポート ■ DQS Phase-shift 回路

■ PHY Clock (PHYCLK) ネットワーク

■ DQS ロジック・ブロック

■ Dynamic On-chip Termination (OCT) コントロール

■ I/O エレメント (IOE) レジスタ ■ 遅延チェイン ■ ハード・メモリ・コントローラこの章は、以下の項で構成されています。 ■ 6–2 ページの「メモリ・インタフェース・ピンのサポート」 ■ 6–7 ページの「デザイン検討事項」 ■ 6–9 ページの「外部メモリ・インタフェース機能」 ■ 6–31 ページの「UniPHY IP」 f ボード・デザイン・ガイドライン、タイミング解析、シミュレーション、およびデ

バッグ情報について詳しくは、「 External Memory Interface Handbook」を参照してくだ

さい。

f 外部メモリ・システムの性能仕様を推定するために、アルテラの外部メモリ・イン

タフェースのスペック・エスティメーターのツールを使用することができます。詳

細は、Altera® _{ウェブサイトの「}_{External Memory Interface Spec Estimator}_{」のページを参}

照してください。

June 2012 CV-52006-2.0

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6‒2 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース メモリ・インタフェース・ピンのサポート

メモリ・インタフェース・ピンのサポート

この項では、外部メモリ・インタフェースで使用される I/O ピンについて説明します。また、この項では、すべての Cyclone V デバイスの各デバイス側で使用可能な DQ グループの数を提供します。 f Cyclone V の V デバイスでサポートされているメモリの種類について詳しくは、外部メ

モリ・インタフェースのハンドブックの「Selecting Your Memory」の章を参照してください。 Cyclone V デバイスは、差動リード・データ・ストローブおよびクロック動作用の差動入力バッファを提供します。Cyclone V ピン・テーブルでは、DQS ピンと DQSn ピンは差動データ・ストローブ / クロックのピン・ペアを表記します。表 6–1に記載されているグループあたりのデータ・ピンの最大数は、次の条件に応じて異なる場合があります。 ■ シングル・エンド DQS 信号 —DQS バス・ネットワークに接続された DQ ピン（データ・マスクを含む）の最大数を表します。 ■ 差動またはコンプリメンタリDQS信号—グループあたりのピンが1つ減少したデータの最大数です。 ■ DDR3およびDR2インタフェース—各x8のグループは、1本のDQSピンを必要とします。また、1 本の DQSn ピンと 1 本の DM ピンが必要な場合があります。これはさらに、使用可能なデータ・ピンの総数を減らすことができます。 f DQ ピンの最大数および特定の Cyclone V デバイスのグループごとの正確な数について

は、アルテラ・ウェブサイトの Cyclone V Device Pin-Out Filesのページでのピン・テー

ブルを参照してください。

1 DQS ピンおよび DQSn ピンは、Cyclone V ピン・テーブルでそれぞれ DQSXY および DQSnXY

と表記されます。ここで、X は DQ/DQS グループ番号を、Y はグループがデバイスのトップ（T）、ボトム（B）、レフト（L）、またはライト（R）のいずれに位置するかを表します。表 6–1 に、DQS および DQSn ピン・ペアを含む各 DQS/DQ バス・モードのピン・サポートを示します。 表 6‒1. Cyclone V デバイス用の DQ/DQS バース・モード・ピン モード DQSn サポート データ・マスク ( オプション ) グループあたりの 最大データ・ピン の数 x8 Yes Yes 11 x16 Yes Yes 23

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表 6–2には、各 Cyclone V デバイスの側面ごとに使用可能な DQ/DQS グループ数を示しています。 表 6‒2. 側面ごとの Cyclone V デバイスでの DQ/DQS グループ数(1) _{( その１ )} タイプ メンバー・ コード パッケージ サイド x8 x16 Cyclone V E A2 A4 256 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 上部 / 下部 TBD TBD 左 / 右 TBD TBD A5 324 ピン FineLine BGA 上部 / 2 0 右 3 0 下部 3 0

484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 上部 / 5 1 右 4 0 下部 6 1 672 ピン FineLine BGA 上部 / 8 2 右 7 0 下部 8 2 A7

484 ピン Ultra FineLine BGA

上部 / 5 1 右 4 1 下部 6 1 484 ピン FineLine BGA 上部 / 7 2 右 2 0 下部 6 1 672 ピン FineLine BGA 上部 / 7 2 右 6 0 下部 8 2 896 ピン FineLine BGA 上部 / 10 3 右 10 3 下部 10 3 A9 672 ピン FineLine BGA 上部 / 7 2 右 6 0 下部 8 2 896 ピン FineLine BGA 上部 / 9 3 右 10 3 下部 9 3 1152 ピン FineLine BGA 上部 / 12 4 右 12 4 下部 12 4

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6‒4 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース メモリ・インタフェース・ピンのサポート Cyclone V GX C3 256 ピン FineLine BGA 上部 / 1 0 右 2 0 下部 3 0 324 ピン FineLine BGA 上部 / 2 0 右 2 0 下部 3 0

484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 上部 / 5 1 右 4 0 下部 5 1 C4 C5 324 ピン FineLine BGA 上部 / 2 0 右 3 0 下部 3 0

484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 上部 / 5 1 右 4 0 下部 6 1 672 ピン FineLine BGA 上部 / 8 2 右 7 0 下部 8 2 C7

上部 / 5 1 右 4 1 下部 6 1 484 ピン FineLine BGA 上部 / 7 2 右 2 0 下部 6 1 672 ピン FineLine BGA 上部 / 7 2 右 6 0 下部 8 2 896 ピン FineLine BGA 上部 / 10 3 右 10 3 下部 10 3 表 6‒2. 側面ごとの Cyclone V デバイスでの DQ/DQS グループ数(1) _{( その２ )} タイプ メンバー・_コード パッケージ サイド x8 x16

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Cyclone V GX C9 672 ピン FineLine BGA 上部 / 7 2 右 6 0 下部 8 2 896 ピン FineLine BGA 上部 / 9 3 右 10 3 下部 9 3 1152 ピン FineLine BGA 上部 / 12 4 右 12 4 下部 12 4 Cyclone V GT D5 324 ピン FineLine BGA 上部 / 2 0 右 3 0 下部 3 0

484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 上部 / 5 1 右 4 0 下部 6 1 672 ピン FineLine BGA 上部 / 8 2 右 7 0 下部 8 2 D7

上部 / 5 1 右 4 1 下部 6 1 484 ピン FineLine BGA 上部 / 7 2 右 2 0 下部 6 1 672 ピン FineLine BGA 上部 / 7 2 右 6 0 下部 8 2 896 ピン FineLine BGA 上部 / 10 3 右 10 3 下部 10 3 表 6‒2. 側面ごとの Cyclone V デバイスでの DQ/DQS グループ数(1) _{( その３ )} タイプ メンバー・_コード パッケージ サイド x8 x16

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6‒6 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース メモリ・インタフェース・ピンのサポート

f メモリ・クロック・ピンおよびピンの位置の要件に使用するピンは、外部メモリ・

インタフェース・ハンドブックの「 Planning Pin and FPGA Resources 」の章を参照してください。 Cyclone V GT D9 672 ピン FineLine BGA 上部 / 7 2 右 6 0 下部 8 2 896 ピン FineLine BGA 上部 / 9 3 右 10 3 下部 9 3 1152 ピン FineLine BGA 上部 / 12 4 右 12 4 下部 12 4 Cyclone V SX C2 C4 C5 C6 672 ピン FineLine BGA 上部 / TBD TBD 右 TBD TBD 下部 TBD TBD Left TBD TBD 896 ピン FineLine BGA 上部 / TBD TBD 右 TBD TBD 下部 TBD TBD Left TBD TBD Cyclone V ST D5 D6 896 ピン FineLine BGA 上部 / TBD TBD 右 TBD TBD 下部 TBD TBD 表 6‒2の注 : (1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。 表 6‒2. 側面ごとの Cyclone V デバイスでの DQ/DQS グループ数(1) _{( その４ )} タイプ メンバー・_コード パッケージ サイド x8 x16

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デザイン検討事項

以下のセクションでは、デザインの成功を確実にするために必要とする考慮事項を説明します。

メモリ・インタフェース

メモリ・インタフェース回路は、トランシーバをサポートしていないすべての SI/O バンクで使用できます。 Cyclone V デバイスのメモリ・クロック・ピンは、ダブル・データ・レート入力 / 出力 (DDRIO) レジスタを使用して生成されます。

Delay-Locked Loop

DLL（Delay-Locked Loop）位相コンパレータは、正しい入力クロック周期をロックして計算するために 2,560 クロック・サイクルが必要です。ロジック・アレイまたはユーザー I/O ピンから DLL をリセットできます。DLL がリセットされるたびに、データを正しくキャプチャできるように、DLL がロックするまで 2,560 クロック・サイクル間待機しなければなりません。 DLL は、着信する DQS 信号を 0° または 90° シフトすることができます。使用されている DQS 遅延チェインの数に応じて、シフトされた DQS 信号は、DQ IOE 入力レジスタ用のクロックとして使用されます。ただし、すべての位相シフトの組み合わせがサポートされているわけではありません。同じ DLL により参照される DQS ピンにある位相シフトは、90° の倍数でなければなりません。 DLL 入力基準クロック生成専用の PLL を使用する場合、より良い性能を達成するの

に PLL モードを Direct Compensation に設定します。そうしなかった場合、Quartus®_II

ソフトウェアが自動的に変更します。PLL は他の出力を使用しないため、クロック・パスを補償する必要はありません。

DQ/DQS ピン

Cyclone V デバイスは、x8 または x16 の DQ バス・モードで、DQ 信号と DQS 信号をサポートします。 Cyclone V デバイスは、x4 バース・モードをサポートしていません。さらに、クロッキングに使用されていない任意の DQSn ピンを DQ ピンとして使用できます。これらの DQ/DQS ピンの一部がメモリ・インタフェースに使用されていないときは、ユーザー I/O として使用できます。ただし、未使用の SOC（System-On-a-Chip）の DQ/DQS ピンはユーザー I/O として使用することはできません。

メモリ・インタフェースの DQ/DQS グループにおける RZQ ピンの

使用

RZQ ピンと DQ ピンのいくつかを使用できます。ただし、RZQ ピンとして使用すると

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6‒8 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース デザイン検討事項 手動でメンバーが RZQ ピンとして使用されている x8 または x16 の DQ/DQS グループの DQ および DQS ピンを割り当てる必要があります。手動ピン・アサインメントを行わずに、Quartus II ソフトウェアは DQS および DQ ピンを正しく配置できず、「no-fit」になることがあります。

PHYCLK ネットワーク

PHYCLK ネットワーク用ピン配置ガイドラインは次のとおりです。 ■ 2 つのインタフェースが PLL を共有している場合、その 2 つのインタフェースはピン配置のために I/O サブ・バンクを共有することができます（例えば、サブ・バンク 4A）。これら 2 つのインタフェースは、同じメモリ・プロトコル（例えば、 DDR3）、周波数、コントローラ・レート（例えば、ハーフ・レート）、および位相の要件（例えば、90° の追加のコア・ツー・ペリフェラル・クロック位相）を使用する必要があります。 ■ PLL を共有していない 2 つのインタフェースはピン配置のためのサブ・バンクを共有することはできません。 ■ 2 つのインターフェースは、PLL を共有するかどうかにかかわらずピン位置のために I/O バンク（例えば、I/O バンク 4）を共有することができます。 ■ PHYCLK ネットワークは、I/O バンクの同じ側にインタフェースをサポートしています。 ■ PHYCLK ネットワークは、分割インタフェースをサポートしていません。ここで、メモリ・インタフェースのいくつかのピンが上部の I/O バンク、そしていくつかのピンは下部の I/O バンクに配置されます。 ■ パフォーマンスを向上させるために、メモリ・インタフェースのセンタ PLL を使用するか、または I/O バンクでメモリ・インタフェースのすべてのピンを配置し、そのメモリ・インタフェース用の I/O バンクに隣接 PLL のコーナーを使用することができます。 ■ 外部メモリ・インタフェースをドライブするには、整数 PLL モードで PLL を使用する必要があります。

DDR2 SDRAM インタフェース

300 MHz 以上で稼動しているソフト・メモリ・コントローラ付きの DDR2 SDRAM インタフェース、および 400MHz 以上で稼動しているハード・メモリ・コントローラ付きの DDR2 SDRAM インタフェースを使用することを推奨します。

DDR3 SDRAM DIMM

Cyclone V デバイスは、リード・レベリングおよびライト・レベリング機能を搭載した DDR3 SDRAM に対応していないため、標準の DDR3 SDRAM フライバイ・アドレス、コマンド、およびクロック・レイアウト・トポロジーを使用した標準の DDR3 SDRAM DIMM または DDR3 SDRAM コンポーネントには対応していません。

ハード・メモリ・コントローラのボンディング

結合機能を使用してメモリ・インタフェースはより高い平均レイテンシがあります。また、コア・ファブリックでの結合すると高い遅延が発生されます。

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外部メモリ・インタフェース機能

Cyclone V デバイスは、堅牢で高性能な外部メモリ・インタフェースを可能にする多数の機能を備えています。アルテラのメモリ・コントローラ MegaCore®_{ファンクションを使用する場合は、} UniPHY メガファンクションがインスタンス化されます。システムに最適な物理インタフェース（PHY）の設定を支援します。 f UniPHY メガファンクションについて詳しくは、外部メモリ・インタフェース・ハンドブックの Reference Material を参照してください。

図 6–1に、すべての Cyclone V I/O エレメント（IOE）機能を使用するメモリ・インタ

フェース・データ・パスの概要を示します。 図 6‒1. Cyclone V デバイス用の外部メモリ・インタフェースのデータ・パスの概要(1),(2) 図 6‒1の注 : (1) 各レジスタ・ブロックはバイパスできます。 (2) 各メモリ・インタフェースのブロックは多少異なります。付きのブロックは、Cyclone V IOE の部分です。 (3) これらの信号はメモリ規格に応じて、双方向または単方向になります。双方向のとき信号は、リードおよびライト動作の両方でアクティブになります。 DDR Output and Output Enable Registers Memory FPGA DLL DDR Input Registers Half Data Rate Output Registers Clock Management and Reset 4n n n 2n DQ (Read) (3) DQ (Write) (3) DQS Delay Chain Read FIFO DQS (Read) (3) 4n or 2n Half Data Rate Output Registers 4 DQS (Write) (3) DQS Write Clock Half-Rate Clock 2n 2 DQ Write Clock DQS Enable Circuit DQS Enable Control Circuit Postamble Enable Postamble Clock DDR Output and Output Enable Registers DQS Postamble Circuitry Full-Rate Clock

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6‒10 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 外部メモリ・インタフェース機能

DQS 位相シフト回路

DLL は、DQS ピンが FPGA への入力クロックまたはストローブとして機能しているときには、リード・トランザクション時に DQS ピンへの位相シフトを提供します。図 6–2、図 6–3、図 6–4、および図 6–5 に、DQS ピンに接続する方法を示します。ここに、メモリ・インタフェースは、Cyclone V デバイスのサイドでサポートされます。 図 6‒2. GX C3 デバイスでの DQS および DLL ピン(1) 図 6‒2の注 : (1) 各 DLL のリファレンス・クロックは、隣接 PLL から供給されます。 DQS Pin DQS Pin DQS Pin DQS Pin to IOE to IOE to IOE to IOE Δt Δt Δt Δt DLL Reference Clock Δt Δt Δt Δt DQS Logic Blocks DLL Reference Clock DLL to IOE to IOE to IOE to IOE DLL DQS Pin DQS Pin DQS Pin DQS Pin DLL Reference Clock DLL Δt Δt Δt Δt DQS Logic Blocks to IOE to IOE to IOE to IOE DQS Pin DQS Pin DQS Pin DQS Pin Tr ansceiv er Bloc ks

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図 6‒3. Cyclone V E A2 および A4 デバイスでの DQS ピンおよび DLL(1) 図 6‒3の注 : (1) 各 DLL のリファレンス・クロックは、隣接 PLL から供給されます。 DLL Reference Clock Δt Δt Δt Δt DQS Logic Blocks DLL Reference Clock DLL to IOE to IOE to IOE to IOE DLL DQS Pin DQS Pin DQS Pin DQS Pin DLL Reference Clock Δt Δt Δt Δt DQS Logic Blocks DLL Reference Clock DLL to IOE to IOE to IOE to IOE DLL DQS Pin DQS Pin DQS Pin DQS Pin Δt Δt Δt Δt DQS Logic Blocks to IOE to IOE to IOE to IOE DQS Pin DQS Pin DQS Pin DQS Pin Δt Δt Δt Δt _{DQS Logic} Blocks to IOE to IOE to IOE to IOE DQS Pin DQS Pin DQS Pin DQS Pin

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図 6‒4. Cyclone V E A5、A7、と A9 デバイス、Cyclone V GX C4、C5、C7、と C9 デバイス、および Cyclone V GT D5、D7、および D9 デバイスでの DQS ピンおよび DLL(1) 図 6‒4の注 : (1) 各 DLL のリファレンス・クロックは、隣接 PLL から供給されます。 DLL Reference Clock Δt Δt Δt Δt DQS Logic Blocks DLL Reference Clock DLL to IOE to IOE to IOE to IOE DLL DQS Pin DQS Pin DQS Pin DQS Pin Tr ansceiv er Bloc ks DLL Reference Clock DLL Reference Clock DLL DLL Δt Δt Δt Δt DQS Logic Blocks to IOE to IOE to IOE to IOE DQS Pin DQS Pin DQS Pin DQS Pin Δt Δt Δt Δt _{DQS Logic} Blocks to IOE to IOE to IOE to IOE DQS Pin DQS Pin DQS Pin DQS Pin

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Delay-Locked Loop

DLL は、周波数リファレンスを使用して各 DQS ピンの遅延チェインに対して、コントロール信号をダイナミックに生成し、それによってプロセス、電圧、および温度（PVT）変動に対する補償を可能にしています。DQS 遅延設定は Gray コード化され、 DLL が設定を更新するときのジッタを低減します。 Cyclone V デバイスは最大 4 つの DLL を備えており、デバイスの各コーナーに位置しています。これらの 4 つの DLL は、それぞれ一定の周波数で動作する最大 4 つの固有周波数をサポートします。 図 6‒5. Cyclone V SX C2、C4、C5、と C6 デバイス、および Cyclone V ST D5 と D6 デバイスでの DQS ピンお よび DLL(1) 図 6‒5の注 : (1) 各 DLL のリファレンス・クロックは、隣接 PLL から供給されます。 DQS Logic Blocks DLL Reference Clock DLL to IOE to IOE DLL DQS Pin DQS Pin DQS Pin DQS Pin Tr ansceiv er Bloc ks DLL Reference Clock DLL Reference Clock DLL DLL Δt Δt Δt Δt _{DQS Logic} Blocks to IOE to IOE to IOE to IOE DQS Pin DQS Pin DQS Pin DQS Pin DQS Pin DQS Pin HPS I/O Δt Δt Δt Δt DQS Logic Blocks to IOE to IOE Δt Δt to IOE to IOE HPS Block HPS PLL

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6‒14 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 外部メモリ・インタフェース機能 DLL は、デバイス内の位置から隣接する 2 つのサイドにアクセスできます。DLL に隣接する 2 つのサイドでは、同じ周波数で 2 つの異なるインタフェースを持つことができます。ここで、両方のインタフェースに対して DLL は DQS 遅延設定をコントロールします。 2 つの DLL の間の I/O バンクは、複数の周波数および複数タイプのインタフェースの作成にもっと柔軟性を与えます。これらのバンクは、2 つ DLL のいずれかまたは両方の設定を使用できます。例えば、DQS1R は位相シフトの設定を DLL_TR から、DQS2R は DLL_BR から取得できます。各 DLL の基準クロックは、PLL 出力クロックまたはクロック入力ピンから供給されます。表 6–3、表 6–4、および表 6–5 に、デバイスで使用可能な DLL 基準クロック入力リソースを示します。

DLL Phase-Shift

同じ DLL に参照される DQS ピンピンはすべて、異なる度数だけシフトされた入力信号位相を持つことができますが、これらはすべて 1 つの特定周波数で参照しなければなりません。 Cyclone V DLL は、着信する DQS（リード DQS）信号を 0°、または 90° シフトすることができます。使用されている DQS 遅延チェイン数に応じて、シフトされた DQS 信号は、DQ IOE 入力レジスタ用のクロックとして使用されます。

表 6‒3. Cyclone V E A2、A4、A5、A7、と A9 デバイス、Cyclone V GX C4、C5、C7、と C9 デバイス、および Cyclone V GT D5、D7、と D9 デバイス用の PLL からの DLL 基準ク ロック入力 ̶ 暫定仕様 DLLs PLL 左上 PLL 右上 PLL 右下 PLL 左下 DLL_TL pllout — — — DLL_TR — pllout — — DLL_BL — — — pllout DLL_BR — — pllout — 表 6‒4. 5CXC3 デバイス用の PLL からの DLL 基準クロック入力 ̶ 暫定仕様 DLLs PLL 左上 PLL 右上 PLL 右下 PLL 左下 DLL_TL pllout — — — DLL_TR — pllout — — DLL_BL — — — — DLL_BR — — pllout — 表 6‒5. Cyclone V SX C2、C4、C5、と C6 デバイス、および Cyclone V ST D5 と D6 デバ イス用の PLL からの DLL 基準クロック入力 ̶ 暫定仕様 DLLs PLL 左上 PLL 右上 PLL 右下 PLL 左下 DLL_TL pllout — — — DLL_TR — — — — DLL_BL — — — pllout DLL_BR — — pllout —

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入力基準クロックは、DLL に入り最大 16 の遅延エレメントで構成されるチェインに供給されます。位相コンパレータは、遅延チェイン・ブロックの末端から出力される信号と入力基準クロックを比較します。次に、位相コンパレータは Gray コード・カウンタへの upndn 信号を発行します。この信号は 7 ビットの遅延設定（DQS 遅延設定）を増分または減分します。これによって、遅延エレメント・チェインを通して遅延を増加 / 減少させ、入力基準クロックと遅延エレメント・チェインから出力される信号の位相を合わせます。その 7 ビット DQS 遅延設定は PVT によって変化し、位相シフト遅延が実装されます。たとえば、0° シフトの場合、 DQS/CQ 信号は DLL と DQS ロジック・ブロックの両方をバイパスします。0° シフトが実装されているとき、QuartusII ソフトウェアは、DQ IOE レジスタの DQ ピンと DQS/CQ ピン間のスキューが無視できるように、DQ 入力遅延チェインを自動的に設定します。DQS 遅延設定を DQS ロジック・ブロックおよびロジック・アレイに供給できます。 SoC デバイスの場合、HPS DQS ロジック・ブロックにハード・プロセッサ・システム（HPS）DQS 遅延設定を供給することができます。シフトされた DQS 信号は、DQS バスに送られて DQ ピンの IOE レジスタをクロックします。この信号は、IOE 再同期化を使用していない場合、ロジック・アレイに送って再同期化に使用することも可能です。図 6–6に、DLL の簡略化されたブロック図を示します。

PHY クロック (PHYCLK) ネットワーク

PHYCLK ネットワークは、高性能外部メモリ・インタフェース用にデザインされた専用の高速、低スキューのバランスのとれたクロック・ツリーです。

Cyclone V デバイスの上下はそれぞれ最大 4 PHYCLK ネットワークがあります。I/O バンク上の左側および右側で 2 つの PHYCLK ネットワークがあります。各 PHYCLK ネットワークは、1 つの I/O バンクにまたがり、I/O バンクに隣接して位置する PLL の 1 により駆動されています。 図 6‒6. DLL の簡略化されたブロック図 図 6‒6の注 : (1) DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。 (2) DQS 遅延設定は、ロジック・アレイおよび DQS ロジック・ブロックに供給できます。SoC デバイスの場合、HPS DQS ロジック・ブロックにハード・プロセッサ・システム（HPS）DQS 遅延設定を供給することができます。 7 7 7 DQS DelaySettings delayctrlout [6:0] dqsupdate aload clk (2) Input Reference Clock (1) upndnin upndninclkena DLL Phase Comparator Delay Chains Up/Down Counter

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6‒16 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 外部メモリ・インタフェース機能 図 6–7、図 6–8、図 6–9、および図 6–10 に、Cyclone V デバイスで使用できる PHYCLK ネットワーク数を示します。 図 6‒7. Cyclone V GX C3 デバイスでの PHYCLK ネットワーク Tr ansceiv er Banks I/O Bank 8 Right PLL FPGA Device PHYCLK Networks Left PLL Right PLL Sub-Bank Sub-Bank I/O Bank 7 Sub-Bank Sub-Bank I/O Bank 3 Sub-Bank Sub-Bank PHYCLK Networks I/O Bank 4 Sub-Bank Sub-Bank I/O Bank 6 Sub-Bank S ub-Bank PHYCLK Netw or ks I/O Bank 5 Sub-Bank S ub-Bank

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図 6‒8. Cyclone V E A7、A5、と A9 デバイス、Cyclone V GX C4、C5、C7、と C9 デバイス、および Cyclone V GTD5、D7、と D9 デバイスでの PHYCLK ネットワーク Tr ansceiv er Banks I/O Bank 8 Right PLL FPGA Device PHYCLK Networks Left PLL Right PLL Left PLL Sub-Bank Sub-Bank I/O Bank 7 Sub-Bank Sub-Bank I/O Bank 3 Sub-Bank Sub-Bank PHYCLK Networks I/O Bank 4 Sub-Bank Sub-Bank I/O Bank 6 Sub-Bank S ub-Bank PHYCLK Netw or ks I/O Bank 5 Sub-Bank S ub-Bank

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6‒18 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 外部メモリ・インタフェース機能 図 6‒9. Cyclone V E A2 および A4 デバイスでの PHYCLK ネットワーク I/O Bank 1 Sub-Bank S ub-Bank PHYCLK Netw or ks I/O Bank 2 Sub-Bank S ub-Bank I/O Bank 8 Right PLL FPGA Device PHYCLK Networks Left PLL Right PLL Left PLL Sub-Bank Sub-Bank I/O Bank 7 Sub-Bank Sub-Bank I/O Bank 3 Sub-Bank Sub-Bank PHYCLK Networks I/O Bank 4 Sub-Bank Sub-Bank I/O Bank 6 Sub-Bank S ub-Bank PHYCLK Netw or ks I/O Bank 5 Sub-Bank S ub-Bank

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DQS ロジック・ブロック

各 DQS ピンは、DQS 遅延チェイン、アップデート・イネーブル回路、および DQS ポストアンブル回路で構成された独立した DQS ロジック・ブロックに接続されます。

図 6‒10. Cyclone V SX C2、C4、C5、と C6 デバイス、および Cyclone V ST D5 と D6 デバイスでの PHYCLK ネットワーク Tr ansceiv er Banks I/O Bank 8 FPGA Device PHYCLK Network Left PLL Right PLL Left PLL Sub-Bank Sub-Bank I/O Bank 3 Sub-Bank Sub-Bank PHYCLK Networks I/O Bank 4 Sub-Bank Sub-Bank Sub-Bank S ub-Bank PHYCLK Netw or k I/O Bank 5 HPS I/O HPS I/O Sub-Bank Sub-Bank HPS PHYCLK Netw or ks HPS Block HPS PLL

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6‒20 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 外部メモリ・インタフェース機能 図 6–11 に DQS ロジック・ブロックを示します。

アップデート・イネーブル回路

アップデート・イネーブル回路は、DQS 遅延設定が次に変更される前に DQS 位相シフト回路またはコア・ロジックからすべての DQS ロジック・ブロックに伝達されるのに十分な時間となるようにレジスタをイネーブルします。 DQS 遅延設定と位相オフセット設定は、レジスタを通過してから DQS 遅延チェインに入ります。レジスタは DQS 遅延設定ビットの変更がすべての遅延エレメントに到達するのに十分な時間をとるようにアップデート・イネーブル回路で制御されます。これによって遅延を同時に調整できます。この回路は、入力基準クロックまたはコアからのユーザー・クロックを使用して、アップデート・イネーブル出力を生成します。UniPHY Intellectual Property (IP) は、デフォルトでこの回路を使用しています。図 6–12にアップデート・イネーブル回路出力の波形例を示します。

DQS 遅延チェイン

DQS ピンは、DQS 遅延設定によってシフトされます。 図 6‒11. Cyclone V デバイスでの DQS ロジック・ブロック 図 6‒11の注 : (1) DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。 (2) DQS 遅延設定は、2 つの DLL との側から提供される場合にのみ適用されます。

(3) dqsenable 信号も Cyclone V FPGA ファブリックから供給できます。

Update Enable Circuitry 7 7 7 7 dqsin delayctrlin [6:0] dqsupdateen DQS Delay Chain Bypass 7 dqsbusout 1 0 0 1 1 0 Input Reference Clock (1) Postamble Enable dqsenablein zerophaseclk (Postamble clock) dqsenableout levelingclk (Read-leveled postamble clock) DQS Enable Control Circuit

DQS Pin DQS Enable dqsin D Q PRE 0 1 dqsenable (3) D Q D Q D Q D Q DQS Postamble Circuitry D Q 7 7 DQS dela

y settings from the DLL

(2)

delayctrlin [6:0]

2

DQS dela

y settings from the DLL

Core Logic

7

enaphasetransferreg 0 1 2 <delay dqs enable> dqsdisablen 図 6‒12. DQS アップデート・イネーブルの波形 Update Enable Circuitry Output System Clock DQS Delay Settings (Updated every 8 cycles)

DLL Counter Update (Every 8 cycles)

7 bit

DLL Counter Update (Every 8 cycles)

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DQS 遅延チェインは一連の可変遅延エレメントで構成されており、入力 DQS 信号を DQS 位相シフト回路またはロジック・アレイで与えられる量だけシフトすることができます。 SoC DQS 遅延チェインは DQS 位相シフト回路でのみ制御されます。同じ特性を持つ DQS 遅延チェイン内の 2 つの遅延エレメントがあります。 ■ DQS ロジック・ブロックでの遅延エレメント ■ DLL での遅延エレメント必要な遅延チェイン数は、動作周波数を選択したときに UniPHY IP コアが自動的に設定するため、ユーザーには分かりません。 SoC ではないのデバイスでは、DLL を DQS 遅延チェインの制御に使用しない場合、 UniPHY IP で使用可能な delayctrlin[6..0] 信号を使用して、独自の Gray コードの 7 ビット設定を入力することができます。

DQS ポストアンブル回路

プリアンブル状態の場合、ハイ・インピーダンス状態直後、DQS は Low になります。ポストアンブル状態の場合、ハイ・インピーダンス状態に戻る直前に、DQS は Low になります。 Cyclone V デバイスは、リード動作の終了時に DQ 入力レジスタをクロックするのに使用されるシフトされた DQS 信号をグランドに接続できるよう制御可能な専用のポストアンブル・レジスタを備えています。これによって、DQS がポストアンブル・ステートの間、リード動作時間の終了時に DQS 入力信号上のグリッチが DQ IOE レジスタに影響を与えないようにしています。 DDR3 や DDR2 SDRAM などの双方向リード・ストローブを使用する外部メモリ・インタフェースの場合、DQS 信号はハイ・インピーダンス状態に入る前、またはそれから抜ける前に Low になります。 DDR および DDR2 SDRAM でのリード動作とライト動作の両方に対して、プリアンプル仕様とポストアンプル仕様があります。 DQS ポストアンブル回路は、DQS はポストアンブル・ステートの間、リード動作の終了時に DQS ライン上にノイズがあるときにデータが失われないようにしています。 HDR ブロック Cyclone V デバイスは、ポストアンブル・イネーブル回路でハーフ・データ・レート（HDR）のブロックを持っています。この手法により、dqsenable アサーションに対しては 1/2 クロック・サイクル・レイテンシ、dqsenable デアサーションに対しては 0 レイテンシになります。 HDR ブロックは、I/O クロック・ディバイダ回路の出力であるハーフ・レートの再同期化クロックで駆動されます。ポストアンブル・レジスタ出力の後に AND ゲートがあり、非連続リード・バースト上で前のリード・バーストからのポストアンブル・グリッチを回避するために使用されます。ポストアンブル・イネーブル回路ブロックで最初のステージのキャプチャ・レジスタとして HDR ブロックを使用するのはオプションです。コントローラが I/O の周波数の半分で動作している場合、これらのレジスタを使用することを推奨します。

(22)

図 6–13に、HDR ブロックを使用してポストアンブル・グリッチを回避する方法を示

します。

ダイナミック OCT コントロール

ダイナミック OCT コントロール・ブロックは、並列 On-Chip Termination(R_TOCT) を

リード時にダイナミックにオンにし、ライト時に R_TOCT をオフにするのに必要なす

べてのレジスタがあります。

図 6–14 に、ダイナミック OCT コントロール・ブロックを示します。

f ダイナミック On-Chip Termination コントロールについて詳しくは、「」I/O Features in

Cyclone V Devicesの章を参照してください。

IOE レジスタ

IOE レジスタは、ソース・シンクロナス・システムでより高速なレジスタ間転送および再同期化が可能になるように拡張されました。トップ、ボトム IOE およびライトの IOE は同じ機能を備えています。 図 6‒13. 非連続リード・バースト波形でのグリッチの回避 Preamble Postamble DQS Postamble Enable dqsenable Delayed by 1/2T logic Postamble glitch 図 6‒14. Cyclone V デバイス用のダイナミック OCT コントロール・ブロック 図 6‒14の注 : (1) ライト・クロックは PLL から供給されます。 DQ ライト・クロックと DQS ライト・クロックの間には、 90° のオフセットがあります。 DFF D Q D Q DFF OCT Control OCT Control

OCT Half-Rate Clock

0 1 D Q DFF D Q DFF 1 0 Write Clock (1) OCT Enable

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入力レジスタ

入力パスは、DDR 入力レジスタ、再同期レジスタ、および HDR ブロックで構成されています。入力パスの各ブロックはバイパスできます。 DDR 入力レジスタ・ブロックには 3 個のレジスタがあります。レジスタ A と B はクロックのポジティブおよびネガティブ・エッジでデータをキャプチャし、レジスタ C はキャプチャしたデータをアラインメントします。キャプチャしたデータをアラインメントするレジスタ C は、レジスタ A と同じクロックを使用します。リード FIFO ブロックは、システム・クロック・ドメインにデータを再同期し、ハーフ・レートにデータ・レートを下げます。図 6–15に、Cyclone V 入力パスで使用可能なレジスタを示します。

出力レジスタ

出力および出力イネーブル・パスは、HDR ブロック、および出力 / 出力イネーブル・レジスタに分割されます。デバイスは、出力および出力イネーブル・パスの各ブロックをバイパスできます。出力パスは、組み合わせシングル・データ・レート (SDR) 出力またはレジスタ付き SDR 出力、および FPGA コアからのフル・レートまたはハーフ・レート DDR 出力を配線するように設計されています。ハーフ・レート・データは、PLL からのハーフ・レート・クロックによりクロック駆動される HDR ブロックを使用してフル・レートに変換されます。また、、出力イネーブル・パスの再同期レジスタの構造は、出力パス・レジスタの構造に似て、出力イネーブル・パスと出力パスの遅延およびレイテンシが等しくなるようにすることもできます。 図 6‒15. Cyclone V デバイスの IOE 入力レジスタ(1) 図 6‒15の注 : (1) このパスの各レジスタ・ブロックはバイパスできます。 (2) 入力クロックは、DQS ロジック・ブロックまたはグローバル・クロック・ラインから供給できます。 (3) DQS および DQSn 信号は DDR3、および DDR2 SDRAM インタフェースに反転させる必要があります。アルテラのメモリ・インタフェース IP を使用しているとき、DQS および DQSn 信号は自動的に反転されます。 (4) このハーフ・レートまたはフル・レート・リード・クロックは、クロック・ネットワークを介して PLL から供給できます。 Input Reg A Input Reg B D Q Input Reg C

Double Data Rate Input Registers

Read FIFO

datain [1]

wrclk rdclk

datain [0] dataout[3..0] To core

Half-rate or full-rate clock (4) DQS (2), (3) DQ D DFF Q D DFF Q D DFF Q

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6‒24 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 外部メモリ・インタフェース機能 図 6–16に、Cyclone V の出力および出力イネーブル・パスで使用できるレジスタを示します。

遅延チェイン

Cyclone V デバイスは I/O ブロックおよび DQS ロジック・ブロックに、ラン・タイムの調整可能な遅延チェインがあります。 I/O または DQS コンフィギュレーションブロック出力を通じて遅延チェインの設定を制御できます。 図 6‒16. Cyclone V デバイスの IOE 出力および出力イネーブル・パス・レジスタ (1) 図 6‒16の注 : (1) 出力および出力イネーブル・パスの各レジスタ・ブロックはバイパスできます。 (2) FPGA コアから送られるデータはハーフ・レート・モードのメモリ・インタフェース・クロック周波数の半分です。 (3) ライト・クロックは PLL から供給されます。 (4) ライト・クロックは PLL から供給されます。 DQ ライト・クロックと DQS ライト・クロックの間には、 90° のオフセットがあります。 DFF D Q OE Reg AOE DFF D Q OE Reg BOE 1 0 OR2 1 0 DFF D Q DFF D Q

Half Data Rate to Single Data Rate Output-Enable Registers

Double Data Rate Output-Enable Registers 1 0 DFF D Q DFF D Q

Half Data Rate to Single Data Rate Output Registers

1 0 DFF D Q DFF D Q From Core (2) From Core (2) From Core (wdata2) (2) From Core (wdata0) (2) From Core (wdata3) (2) From Core (wdata1) (2) Half-Rate Clock (3) Write Clock (4) DFF D Q OE Reg AO DFF D Q OE Reg BO

Double Data Rate Output Registers

1 0

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すべての I/O ブロックは、次の要素の間の遅延チェインが含まれています。 ■ 出力レジスタと出力バッファ ■ 入力バッファと入力レジスタ ■ 出力イネーブルと出力バッファ ■ RTOCT イネーブル・コントロール・レジスタと出力バッファ DQS 遅延チェインをバイパスして 0° 位相シフトを達成することもできます。図 6–17に I/O ブロックにおける遅延チェインを示します。各 DQS ロジックブロックは dqsbusout 出力の後の遅延チェイン、および dqsenable 入力の前の他の遅延チェインで構成されます。図 6–18に、DQS 入力パスにおける遅延チェインを示します。 図 6‒17. I/O ブロックにおける遅延チェイン 図 6‒18. DQS 入力パスにおける遅延チェイン D5 OCT delay chain

OCT Enable Output Enable

D5 output-enable delay chain D5 Delay delay chain D1 Delay delay chain 0 1 DQ or DQS DQS Enable dqsin dqsenable DQS Enable Control DQS delay chain _D4 delay chain dqsbusout DQS T11 delay chain

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ハード・メモリ・コントローラ

Cyclone V の専用のハード・メモリ・コントローラはコア・ロジックを使用して実装された Cyclone V メモリ・コントローラと比較して、より高いメモリ・インタフェース周波数のサポートを可能にします。 Cyclone V デバイス内のハード・メモリ・コントローラは SDRAM インタフェースのデータ、アドレス、コマンド、コントロール、およびクロック・ピンとして専用の I/O ピンを使用しています。ハード・メモリ・コントローラを使用しない場合、通常の I/O ピンとして、これらの専用のピンを使用することができます。 DDR2 および DDR3 SDRAM インタフェースに DDR2 およびの DDR3 SDRAM 高性能コントローラ II に似た他の機能をサポートする専用のメモリ・コントローラを使用することができます。 f メモリ・コントローラについて詳しくは、外部メモリ・インタフェース・ハンドブックの「 Design Guidelines」を参照してください。

ハード・メモリ・コントローラの特長 r

表 6–6 に、Cyclone V デバイス内のハード・メモリ・コントローラの機能を示します。 表 6‒6. Cyclone V のハード・メモリ・コントローラの特長 ( その１ ) 特長説明メモリ・インタフェースのデータ幅 ■ 8-、16-、および 32 ビット・データ ■ 16 ビット・データ + 8 ビット ECC ■ 32 ビット・データ + 8 ビット ECC メモリ集積コントローラは、最大 4G ビットの密度部分および 2 つのチップ・セレクトをサポートします。メモリ・バースト長 ■ DDR2—4 と 8 のバースト長 ■ DDR3—8 のバースト長と 4 のバースト・チョップ ■ LPDDR2—2、4、8、および 16 のバースト長コマンドやデータ・リオーダリングコントローラは、アドレス衝突検出では、DRAM コマンドのアウト・オブ・オーダー実行および結果のイン・オーダー・リターンのサポートによって効率が向上します。飢餓コントロール飢餓カウンタは、すべての要求が事前定義されたタイムアウト期間の後に提供されることを保証します。この関数は、データをの並べ替えのときに優先順位の低いアクセスでデータが残されていないことを保証します。ユーザー設定可能な優先サポートコントローラが優先順位の高い要求を検出すると、その要求は、現在のキューイング要求をバイパスすることができます。この要求は、直ちに処理され、レイテンシが低減されます。 Avalon®_{-MM データ・スレーブの} ローカル・インタフェース

デフォルトでは、コントローラは、AvalonMemory Mapped プロトコルを

サポートしています。バンク管理デフォルトでは、コントローラはアクセスごとにクローズド・ページのバンク管理を提供します。コントローラーは、着信トラフィックに基づいてロウが開いたままにしています。この機能は、特にランダムなトラフィックのためのコントローラの効率を向上させます。ストリーミングのリードとライトコントローラは、バンクが開いている場合、連続アドレスに連続的にクロック・サイクルごとにリードまたはライトを発行することができます。この機能は、大量のデータを持つ非常に高い効率を可能にします。

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マルチポート・ロジック

マルチポート・ロジックがコントローラにアクセスするにはコアロジックから 6 ローカルインタフェースまで設定できます。バンク・インタリーブコントローラは、ランダムなアドレスに連続してリードまたはライトを発行することができます。予測バンク管理コントローラが早いので、リードまたはライトが発生したときに正しいロウが開けるバンク管理コマンドを早く発行することができます。これは、効率を向上させます。マルチポート・インタフェースインタフェースでは、ローカル・インタフェースを介してメモリ・コントローラにアクセスする最大 6 のマスタ・データまで接続することができます。ポート上のトラフィックを中断することなく、マルチポート・スケジューリングのコンフィギュレーションを更新することができます。内蔵のバースト・アダプタコントローラは、ローカル・インタフェース上の任意のサイズのバーストを受け入れ、効率的なメモリ・コマンドにこれらのバーストをマッピングすることができます。コントローラのランタイム・コンフィギュレーションこの機能は、別にタイミング・パラメータの標準的なコンパイル・タイムの設定から FPGA の利コンフィギュレーションを必要とせずに、タイミング・パラメータを更新するためのサポートを提供します。

On-Die Termination コントローラは、メモリ内の ODT（On-Die Termination）を制御して、シグ

ナル・インテグリティを向上させ、ボード・デザインを簡素化します。ユーザー・コントローラ・リフレッシュ・タイミングリフレッシュが発生したときに制御することができます。これにより、リフレッシュはリフレッシュ・ロック・アウト・タイムとの重要リードまたはライトの衝突を回避することができます。低消費電力モード必要に応じてセルフ・リフレッシュまたはディープ・パワーダウン・モードにメモリを配置するコントローラを要求することができます。パーシャル・アレイ・セルフ・リフレッシュ電力を節約するモード・レジスタを使用してセルフ・リフレッシュ時にリフレッシュするメモリの領域を選択することができます。 ECC Standard Hamming シングル・エラーの訂正、ダブル・エラーの訂正 (SECDED) の誤り訂正コード（ECC）は、以下をサポートしています。 ■ 32 ビット・データ+ 8 ビット ECC ■ 16 ビット・データ+ 8 ビット ECC 付加レイテンシ付加レイテンシを使用すると、コントローラがコマンド効率を向上させるから tRCD前にバンクに ACTIVATE コマンドの後 READ/WRITE コマンドを発行できます。ライト確認コントローラは、ローカル・インタフェース上のライト確認をサポートしています。メモリ・コントローラの初期化のユーザー・コントロールコントローラは、ユーザー・ロジック・コントロールでメモリ・コントローラの初期化をサポートします。例えば、プロセッサが存在する場合ユーザーがシステム内のソフトウェア制御経由です。コントローラ・ボンドのサポートより高い帯域幅を必要とするアプリケーションのための広いデータ幅を達成するために 2 つのコントローラを結合できます。 表 6‒6. Cyclone V のハード・メモリ・コントローラの特長 ( その２ ) 特長説明

(28)

6‒28 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 外部メモリ・インタフェース機能 図 6–19に、マルチポート・ロジックで Cyclone V のハード・メモリ・コントローラの簡略図を示します。

結合サポート

より広いデータ幅をサポートする 2 つのハード・メモリ・コントローラを結合することができます。 2 つのハード・メモリ・コントローラを結合すると、データがユーザー・ロジックにコントローラから出て行く同期していますが、データがメモリにコントローラの外出は同期されません。結合コントローラが同期化され、2 つの別々のアドレス・バスと 2 つの独立した命令バスと独立した状態を維持されていません。これらのバスは別々にキャリブレートされています。 図 6‒19. Cyclone V のハード・メモリ・コントローラの簡略図

Hard Memory Controller

Multiport Logic

Memory

Controller PHY Memory

FPGA

Avalon-MM Interface AFI

FPGA Core Logic

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図 6–20および図 6–21には、Cyclone V デバイスでのハード・メモリ・コントローラの数、配置、およびハード・メモリ・コントローラ用の結合サポートを示しています。

図 6‒20. Cyclone V E A7、A5、と A9 デバイス、Cyclone V GX C4、C5、C7、と C9 デバ イス、および Cyclone V GT D5、D7、と D9 デバイスでのハード・メモリ・コントロー ラ(1) 図 6‒20の注 : (1) ボトム・ハード・メモリ・コントローラでは 3.3/3.0-V コンフィギュレーション用の Cyclone V GX C5 デバイスでサポートされていません。 Bo n di n g (Co re Ro u ti n g) 32-bit Interface Bank 8A Bank 7A

Hard Memory Controller

32-bit Interface Bank 4A Hard Memory Controller

Bank 3B Bank 3A

(30)

f 専用ピンについて詳しくは、Cyclone V Device Family Pin Connection Guidelinesを参照し

てください。

図 6‒21. Cyclone V SX C2、C4、C5、と C6 デバイス、および Cyclone V ST D5 と D6 デ

バイスでのハード・メモリ・コントローラ(1)

図 6‒21の注 :

(1) Cyclone V SoC FPGA デバイス用のボンディングはサポートされていません。 Bank 8A

32-bit DDR3 Interface

32-bit DDR3 Interf

ace

Bank 4A Hard Memory Controller

Bank 3B Bank 3A Bank 5 HPS I/O HPS I/O HPS Block HPS Hard Memor y Controller

(31)

UniPHY IP

UniPHY IP は、Cyclone V I/O 構造および Quartus II ソフトウェア TimeQuest タイミング・アナライザを活用するために最適化されています。 UniPHY IP とメモリ・コントローラは、プロセス、電圧、および温度（PVT）のばらつきに対して最も信頼性の高い動作周波数を保証します。 UniPHY IP は、メモリ・インタフェースに関連するクロックを生成する PLL をインスタンス化します。 Cyclone V デバイスは、データをフル・レート（I/O 周波数）からハーフ・レート（コントローラ周波数）、およびその逆に変換するように、IOE でビルトイン・レジスタを備えています。 UniPHY IP およびアルテラのメモリ・コントローラ MegaCore ファンクションを使用したメモリ・コントローラは、メモリ・デバイスの I/O インタフェースの半分の周波数で動作し、それにより高速メモリ・インタフェースでのタイミング管理を改善できます。 UniPHY IP は、システムに必要な DQS 遅延チェイン数をダイナミックに選択することもできます。遅延量は、遅延エレメント固有の遅延と遅延ステップ数と遅延ステップ値の積との合計に等しくなります。

f For more information about the UniPHY メガファンクションについて詳しくは、外部メモ

(32)

6‒32 第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 改訂履歴

改訂履歴

表 6–7に、本資料の改訂履歴を示します。 表 6‒7. 改訂履歴 日付バー ジョン 変更内容 2012 年 6 月 2.0 Quartus II ソフトウェア v12.0 リリースのための更新。 ■ 項を再構築。 ■「デザイン検討事項」、「DQS ポストアンブル回路」、and 「IOE レジスタ」の項を更新。 ■ SoC デバイスに対する情報を追加。 ■ 図 6–5、図 6–10、および図 6–21を追加。 2012 年 2 月 1.2 ■ 図 6–20を更新。 ■ を更新。 2011 年 11 月 1.1 ■ 表 6–2 を更新。 ■ 図 6–2 を追加。 2011 年 10 月 1.0 初版。