AIB-01028
2017.02.13
目次
Cyclone® 10 GX技術資料... 3 Cyclone 10 GXデバイスの利点... 3 Cyclone 10 GXの機能についての要約...4 Cyclone 10 GXで使用可能なオプション... 6 Cyclone 10 GXの最大リソース... 7 Cyclone 10 GXのパッケージプラン... 7 Cyclone 10 GXデバイスの I/O バーティカル・マイグレーション... 8 アダプティブ・ロジック・モジュール... 9 可変精度 DSP ブロック... 9 エンベデッド・メモリー・ブロック... 11 エンベデッド・メモリーのタイプ... 11 Cyclone 10 GXデバイスに搭載されたエンベデッド・メモリーの容量... 11 Single-portモード用のエンベデッド・メモリーのコンフィグレーション... 12 クロック・ネットワークと PLL クロックソース... 12 クロック・ネットワーク... 12 フラクショナル合成 PLL と I/O PLL...12 FPGA汎用 I/O...13 外部メモリー・インターフェイス... 14 Cyclone 10 GXデバイスでサポートされるメモリー規格...14PCIe Gen1、および Gen2 ハード IP ... 15
Interlakenおよび 10 Gbps イーサネット向けエンハンスト PCS ハード IP... 15 Interlakenのサポート...15 10 Gbpsイーサネットのサポート...16 低消費電力シリアル・トランシーバー...16 トランシーバー・チャネル... 17 PMAの機能... 18 PCSの機能...19 ダイナミックおよびパーシャル・リコンフィグレーション...20 ダイナミック・リコンフィグレーション...20 パーシャル・リコンフィグレーション... 20 エンハンスト・コンフィグレーションおよびプロトコル経由のコンフィグレーション...21 SEUエラーの検出と修正... 22 消費電力管理...22 インクリメンタル・コンパイル...23 Cyclone 10 GX技術資料 (簡易版) 改訂履歴...23
Cyclone
®
10 GX
技術資料
Cyclone® 10 GXデバイスファミリーは、高性能かつ省電力の 20 nm 低コスト FPGA で構成され ています。 Cyclone 10 GXデバイスファミリーに搭載されたドライバー： • 前世代の低コスト FPGA よりも高性能です • 包括的な省電力テクノロジーにより優れた電力効率が達成可能です Cyclone 10 GXデバイスは高帯域を持ち、消費電力にセンシティブで、低コストなアプリケーシ ョンの幅広いマーケットに最適です。 表 1. Cyclone 10 GXデバイスのマーケットの一例と理想的なアプリケーション マーケット アプリケーション インダストリアル • マシンビジョン • ロボット工学 • プログラマブル・ロジック・コントローラーおよびドライバー オートモーティブ • インフォテイメント • 先進運転支援システム (ADAS) 放送機器 プロフェッショナル・オーディオビジュアルCyclone 10 GX
デバイスの利点
表 2. Cyclone 10 GXデバイスファミリーの利点 機能 サポートしている機能 強化されたコア・アーキテクチャー • TSMC の 20nm プロセス・テクノロジーにより構築されています • 前世代の低コスト FPGA との比較において 2 倍の性能を持ちます 統合された広帯域幅トランシーバー • 短距離レートは最大で毎秒 10.3125 ギガビット (Gbps) です• ハード PCI Express* IP ブロックは Gen2×4 アプリケーションをサポートしています 改善されたロジック集積とハード IP ブロック • 8 入力アダプティブ・ロジック・モジュール（ALM）• 最大 11.74 メガビット (Mb) のエンベデッド・メモリー • 可変精度デジタル信号処理 (DSP) ブロック • フラクショナル合成フェーズ・ロック・ループ (PLL) • 最大毎秒 1,866 メガビット (Mbps) のハード・メモリー・コントローラーと PHY 高度な省電力化 • 高度な省電力機能の包括的なセット • 消費電力が最適化された MultiTrack 配線とコア・アーキテクチャー
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ISO 9001:2008
Cyclone 10 GX
の機能についての要約
表 3. Cyclone 10 GXデバイスの機能の要約
機能 説明
テクノロジー TSMCの 20 nm SoC プロセス・テクノロジー パッケージング • ボール間隔が 1.0 mm の Fineline BGA パッケージ
• ボール間隔 0.8 mm の Ultra Fineline BGA パッケージ
• さまざまな集積度を持つ FPGA 間でのシームレスな移行に向けて同一のパッケージ・フットプリントを持つ 複数のデバイス • RoHS6 準拠 高性能 FPGA ファブリッ ク • 4 つのレジスターを備えたエンハンスト 8 入力 ALM• 輻輳を低減し、コンパイル時間を向上させる目的で改良された MultiTrack 配線アーキテクチャー • 階層コア・クロック・アーキテクチャー • きめ細かなパーシャル・リコンフィグレーション 内部メモリーブロック • M20K—ハード誤り訂正コード (ECC) を備えた 20Kb メモリーブロック、カスケード可能 • メモリー・ロジック・アレイ・ブロック (MLAB)—640 ビットメモリー、カスケード可能 エンベデット・ハード IP ブロック 可変精度 DSP • 18 × 19～54 x 54 までの精度レベルの信号処理をネイティブにサポート• 27 x 27 乗算器モードをネイティブにサポート • シストリック有限インパルス応答 (FIR) 用の 64 ビット・アキュムレーターお よびカスケード • 内部係数メモリーバンク • 前置加算器と前置減算器による効率の向上 • パイプライン・レジスターの増設による性能向上と消費電力の低減 • 浮動小数点演算をサポートします： 乗算、加算、減算、積和、積差、および複雑な乗算を実行します 累積機能を持つ乗算、カスケード機能を持つ乗算、およびカスケード減算機 能を持つ乗算をサポートします ダイナミック・アキュムレーター・リセット・コントロール 積乗算浮動小数点 DSP ブロックをチェインする複素数乗算およびダイレ クト・ベクター・ドット乗算をサポートします メモリー・コントローラー DDR3、DDR3L、および LPDDR3
PCI Express® 完全なプロトコルスタック、エンドポイント、およびルートポートを備えた PCI Express (Pcle)PCle®) Gen2 (x1、x2、x4) および Gen1 (x1、x2、x4) ハード IP
トランシーバー I/O • 10GBASE 順方向誤り訂正 (FEC) • 以下をサポートする PCS ハード IP：
10 Gbpsイーサネット (10GbE) PCIe PIPEインターフェイス Interlaken
Gbpsイーサネット (GbE)
確定的レイテンシーをサポートする CPRI (Common Public Radio Interface)
高速ロックタイムをサポートするギガビット対応受動光ネットワーク (GPON)
• 10.3 Gbps JESD204B
機能 説明 コア・クロック・ネットワ ーク • 最大 300 MHz のファブリック・クロッキング、アプリケーションに依存します：1,866 Mbpsの DDR3 インターフェイスを備えた 467 MHz 外部メモリー・インターフェイス・クロッ キング 1.434 Gbpsの LVDS インターフェイス備えた 300 MHzLVDS インターフェイス・クロッキング • グローバル、リージョナルおよびペリフェラル・クロック・ネットワーク • 使用されていないクロック・ネットワークは、ダイナミック消費電力の低減に向けてゲート可能です PLL (Phase-Locked Loop) • 高分解能フラクショナル合成 PLL：高精度クロック合成、クロック遅延補償、ゼロ遅延バッファー (ZDB) インテジャー・モードおよびフラクショナル・モードをサポート 3次デルターシグマ変調をサポートするフラクショナル・モード • インテジャー PLL： 汎用 I/O に隣接 外部メモリーおよび LVDS インターフェイスをサポート
FPGA汎用 I/O (GPIO) • 1.434Gbps LVDS—各ペアはレシーバーもしくはトランスミッターとしてコンフィグレーション可能 • OCT (オンチップ終端) • 1.2 V～3.0 V のシングルエンド LVTTL/LVCMOS とのインターフェイス 外部メモリー・インターフ ェイス • ハード・メモリー・コントローラー— DDR3、DDR3L、および LPDDR3 をサポート• 最大 933MHz/1,866 Mbps の DDR3 スピード 低消費電力シリアル・トラ ンシーバー • 最大 10.3125Gbps の連続動作範囲• オーバー・サンプリングを用いて最小レンジを 125 Mbps まで拡張可能 • ユーザーによるコンフィグレーションが可能なフラクショナル合成機能を備えた ATX 送信 PLL • XFP、SFP+、QSFP、および CFP 光モジュール向け電子分散補償 (EDC) のサポート • アダプティブ・リニアとデジション・フィードバック・イコライゼーション • 送信プリエンファシスおよび送信ディエンファシス • トランシーバー・チャネル別のダイナミック・パーシャル・リコンフィグレーション • オンチップ計測 (EyeQ 非侵入型データ・アイ・モニタリング) コンフィグレーション • 改ざん防止—貴重な IP 資産を保護する包括的なデザイン保護 • エンハンスト 256 ビット高度暗号化規格 (AES) デザイン・セキュリティーおよび認証 • PCIe Gen1 または Gen2 を使用する CvP (Configuration via Protocol)
• トランシーバーおよび PLL のダイナミック・リコンフィグレーション • コア・ファブリックのきめ細かなパーシャル・リコンフィグレーション • アクティブシリアル x4 インターフェイス 消費電力管理 • プログラマブル・パワー・テクノロジー • Quartus® Prime開発ソフトウェアに統合された消費電力解析ツール ソフトウェアとツール • Quartus Prime デザインスイート • トランシーバー・ツールキット • Qsys システム統合ツール • DSP Builder アドバンスト・ブロックセット • OpenCL™ サポート
Cyclone 10 GX
で使用可能なオプション
Cyclone 10 GX
の最大リソース
表 4. Cyclone 10 GXデバイスの最大リソース数 (暫定版) リソース 製品ライン 10CX085 10CX105 10CX150 10CX220 ロジック・エレメント (LE) (K) 85 104 150 220 ALM 31,000 38,000 54,770 80,330 レジスター 124,000 152,000 219,080 321,320 メモリー (Kb) M20K 5,820 7,640 9,500 11,740 MLAB 653 799 1,152 1,690 可変精度 DSP ブロック 84 125 156 192 18 x 19乗算器 168 250 312 384 ハード浮動小数点演算 あり あり 利用可 利用可 PLL フラクショナル合成 2 4 4 4 I/O 4 6 6 6 10.3125Gbpsトランシーバー 4 12 12 12 GPIO 1 192 284 284 284 LVDSペア 2 72 118 118 118 PCIeハード IP ブロック 1 1 1 1 ハード・メモリー・インターフェイ ス 1 2 2 2Cyclone 10 GX
のパッケージプラン
表 5. Cyclone 10 GXデバイスのパッケージプラン (暫定版)GPIO数には、LVD および 3 V I/O バンクの I/O ピンが含まれます。デバイスパッケージにはそれぞれ、1 つの 3 V I/O バン ク (48 ピン) が含まれます。
1 GPIO 数にはトランシーバ I/O が含まれません。 Quartus Prime 開発ソフトウェアではユーザー I/O 数に トランシーバ I/O 数が含まれます。
製品ライン 種類 U484 484ピン UBGA F672 672ピン FBGA F780 780ピン FBGA サイズ 19 mm × 19 mm 27 mm × 27 mm 29 mm × 29 mm ボールピ ッチ 0.8 mm 1.0 mm 1.0 mm I/Oの 種類
GPIO LVDS XCVR GPIO LVDS XCVR GPIO LVDS XCVR
10CX085 188 70 4 192 72 4 — — — 10CX105 188 72 4 236 94 10 284 118 12 10CX150 188 72 6 236 94 10 284 118 12 10CX220 188 72 6 236 94 10 284 118 12
Cyclone 10 GX
デバイスの I/O バーティカル・マイグレーション
図 -2: Cyclone 10 GX製品ライン間で移行できる範囲 • 矢印はマイグレーション・パスを示しています。各バーティカル・マイグレーション・パスに 含まれるデバイスを色付きで示しています。同じパス内でより少ないリソースを持つデバイ スは薄い色で示しています。 • 同じマイグレーション・パス内の製品ライン間で完全に I/O を移行するには、I/O とトランシ ーバー数が最も少ない製品ラインに合わせて I/O とトランシーバーの使用を制限します。 • ソースデバイスの LVDS I/O バンクは、ターゲットデバイスの 3 V I/O バンクにマッピングす ることが可能です。450 MHz 以上のクロック周波数でメモリー・インターフェイスを使用す るには、両方のデバイスで LVDS I/O バンクにのみ外部メモリー・インターフェイス・ピンを 割り当てます。 • 同じパッケージタイプの一部のデバイスには、公称でパッケージの高さに 0.15mm のの差が ある場合があります。• 一部のマイグレーション・パスは、 Quartus Prime 開発ソフトウェアの Pin Migration View に表示されません。
Device
Package
U484
F672
F780
10CX085
10CX105
10CX150
10CX220
注意: ピン・マイグレーションの互換性を確認するには、 Quartus Prime 開発ソフトウェアのアダプティブ・ロジック・モジュール
Cyclone 10 GXデバイスは、ロジック・ファブリックの基本的なビルディング・ブロックとして 20 nm ALMを使用しています。 ALMのアーキテクチャーには、前世代 FPGA のものと同じアーキテクチャーが使用されており、 効率的なロジック・ファンクションの実装、およびデバイス世代間における IP の変更が容易に実 行可能です。 下の図に示すように、ALM は 4 つの専用レジスターを持つ分割可能な 8 入力ルック・アップ・テ ーブル (LUT) を使用して、レジスターを多く含むデザインにてタイミング収束を改善します。ま た、LUT アーキテクチャーごとに 2 つのレジスターが使用される従来のものと比較して、より多く のデザインを搭載することが可能です。 図 -3: Cyclone 10 GXデバイスの ALMFPGA Device
1
2
3
4
5
6
7
8
Adaptive
LUT
Full
Adder
Reg
Reg
Full
Adder
Reg
Reg
Quartus Prime開発ソフトウェアは ALM ロジック構造に従ってデザインを最適化し、 Cyclone
10 GX ALMアーキテクチャーにレガシーデザインを自動的にマッピングします。
可変精度 DSP ブロック
Cyclone 10 GXの可変精度 DSP ブロックは、固定小数点演算と浮動小数点演算をサポートしてい ます。 固定小数点演算の機能 • 高性能、最適化された消費電力と、完全にレジスタ--化された乗算演算 • 18ビットと 27 ビットのワード長 • DSPブロックごとに 2 つの 18 x 19 乗算器または 1 つの 27 x 27 乗算器 • 乗算結果を組合わるためのビルトインの加算、減算、および 64 ビットのダブル累算レジスタ ー• プリアダーが無効にされている際の 19 ビットまたは 27 ビットのカスケード接続、およびプ リアダーがアプリケーションをフィルタするためにタップ・ディレイ・ラインを形成する使用 する際の 18 ビットのカスケード接続 • 外部ロジックのサポートなしでブロックからブロックへ出力結果を伝播する 64 ビット出力バ スのカスケード • 対称フィルタ向け 19 ビットモードおよび 27 ビットモードでサポートされるハード・プリア ダー • フィルタ実装向け 18 ビットおよび 27 ビットの両モードの内部係数レジスターバンク • 分割された出力加算器を使用する 18 ビットおよび 27 ビットのシストリック有限インパルス 応答 (FIR) フィルター • バイアス丸めサポート 浮動小数点演算の機能 • 乗算、加算、減算、積和、および積差をサポートする完全にハード化されたアーキテクチャー • 累積機能とダイナミック・アキュムレーター・リセット・コントロールを持つ乗算 • カスケード加算機能を持つ乗算 • カスケード減算機能を持つ乗算 • 複素数乗算 • ダイレクト・ベクター・ドット積 • シストリック FIR モード 表 6. Cyclone 10 GXデバイスの可変精度 DSP ブロック・コンフィグレーション 使用例 乗数器のサイズ (ビット) DSPブロックリソース 中精度の固定小数点 2つの 18 × 19 1 高精度の固定小数点または単精度の浮動小 数点 1つの 27 x 27 1 固定小数点の FFT 外部加算器を備えた 1 つの 19 × 36 1 非常に高精度の固定小数点 外部加算器を備えた 1 つの 36 × 36 2 倍精度の浮動小数点 外部加算器を備えた 1 つの 54 × 54 4 表 7. Cyclone 10 GXデバイスにおける固定小数点演算用のリソース デバイス 可変精度 DSPブロック 独立した入力および出力乗算演算子 18×19 Multiplier Adder Sumモード 18×18 36ビット入力で加 算される乗算加算 器 18×19 乗算器 27×27 乗算器 10CX085 84 168 84 84 84 10CX105 125 250 125 125 125 10CX150 156 312 156 156 156
表 8. Cyclone 10 GXデバイスにおける浮動小数点演算用のリソース デバイス 可変精度 DSPブロック Single Precision Floating-Point Multiplicationモ ード Single-Precision Floating-Point Adderモード Single-Precision Floating-Point Multiply Accumulateモー ド ピーク ギガ単位での秒あた りの浮動小数点演算 回数 (GFLOPs) 10CX085 84 84 84 84 76 10CX105 125 125 125 125 113 10CX150 156 156 156 156 140 10CX220 192 192 192 192 173
エンベデッド・メモリー・ブロック
デバイス内のエンベデッド・メモリー・ブロックには柔軟性があり、デザイン要件に合った最適な 小規模メモリーアレイおよび大規模メモリーアレイを提供できるようデザインされています。エンベデッド・メモリーのタイプ
Cyclone 10 GXデバイスには、2 種類のメモリー・ブロックが含まれています。 • 20 Kb M20Kブロック—専用メモリーリソースのブロックです。M20K ブロックは多数の独 立したポートを提供しており、大規模なメモリーアレイに最適です。 • 640ビット・メモリー・ロジック・アレイ・ブロック (MLAB)—兼用ロジック・アレイ・ブロ ック (LAB) からコンフィグレーションされるエンハンスト・メモリー・ブロックであり、幅 が広く深度の浅いメモリーアレイに最適です。MLAB はデジタル信号処理 (DSP) アプリケー ション、幅が広く深度の浅い FIFO バッファー、およびフィルターのディレイラインに 使用す るシフトレジスターの実装に最適化されています。各 MLAB は 10 個のアダプティブ・ロジッ ク・モジュール (ALM) から構成されています。 Cyclone 10 GX デバイスではこれらの ALM を 10 個の 32×2 ブロックとしてコンフィグレーションし、MLAB ごとに 1 つの 32×20 シン プル・デュアル・ポート SRAM ブロックを生成することが可能です。Cyclone 10 GX
デバイスに搭載されたエンベデッド・メモリーの容量
表 9. Cyclone 10 GXデバイスに搭載されたエンベデッド・メモリーの容量と分配 製品ライン M20K MLAB RAMビットの総数 (Kb) ブロック RAMビット数 (Kb) ブロック RAMビット数 (Kb) 10CX085 291 5,820 1,044 653 6,473 10CX105 382 7,640 1,278 799 8,439 10CX150 475 9,500 1,843 1,152 10,652 10CX220 587 11,740 2,704 1,690 13,430Single-port
モード用のエンベデッド・メモリーのコンフィグレーション
表 10. Cyclone 10 GXデバイスにおける Single-port モードのエンベデッド・メモリーのコンフィグ レーション
次の表は、Single-port RAM モードおよび ROM モードでサポートされている最大のコンフィグレーションを示しています。
メモリーブロック 深度 (ビット) プログラム可能な幅 MLAB 32 x16、x18、または x20 643 x8、x9、x10 M20K 512 x40、x32 1K x20、x16 2K x10、x8 4K x5、x4 8K x2 16K x1
クロック・ネットワークと PLL クロックソース
クロック・ネットワークのアーキテクチャーは、Intel のグローバル、リージョナル、およびペリ フェラル・クロックのストラクチャーをベースにしています。このクロック・ストラクチャーは、 専用クロック入力ピン、フラクショナル・クロック合成 PLL、およびインテジャー I/O PLL でサポ ートされています。クロック・ネットワーク
Cyclone 10 GXのコア・クロック・ネットワークは、インダストリアル温度範囲の全体にわたっ て最高で 300 MHz のファブリックで動作可能です。外部メモリー・インターフェイスに対しては、 クロック・ネットワークはクオーターレート転送で最大速度が 1,866 Mbps のハード・メモリー・ コントローラーをサポートしています。 消費電力を削減するために、 Quartus Prime 開発ソフトウェアは使用していないクロック・ネッ トワークのすべてのセクションを特定し、パワー・ダウンします。フラクショナル合成 PLL と I/O PLL
Cyclone 10 GXデバイスは、コアでの特定および一般的な目的で使用可能なフラクショナル合成 PLLを最大 4 個、また I/O PLL を最大 6 個含みます： • フラクショナル合成 PLL—トランシーバー・ブロックに隣接するカラムに位置しています。 • I/O PLL—48個の I/O バンクそれぞれに位置しています。フラクショナル合成 PLL
以下の目的でフラクショナル合成 PLL を使用できます： • ボード上で必要なオシレーターの個数を削減する • 1つのリファレンス・クロック・ソースから複数のクロック周波数を合成することで、デバイ スで使用するクロックピンの個数を削減する フラクショナル合成 PLL は以下の機能をサポートしています：• トランシーバー CMU および ATX (Advanced Transmit) PLL に向けたリファレンス・クロッ
ク周波数の合成 • クロック・ネットワーク遅延補償 • ゼロ遅延バッファー • トランシーバーに向けた直接的な送信クロッキング • 2つのモードに別々にコンフィグレーション可能です： 汎用 PLL に相当する従来のインテジャー・モード 3次デルター・シグマ変調のあるエンハンスト・フラクショナル・モード • PLLカスケード接続
I/O PLL
インテジャー・モードの I/O PLL は、48 個の I/O を持つ各バンクに配置されています。I/O PLL を使用すれば、外部メモリーと高速 LVDS インターフェイスのデザインを簡素化できます。
I/O PLLは、各 I/O バンク内のハード・メモリー・コントローラーおよび LVDS SERDES に隣接
しています。PLL は使用する必要がある I/O と密接に結びつけられているため、タイミングの収束 が簡単に実行できます。 I/O PLLはクロック・ネットワーク遅延補償やゼロ遅延バッファーといったコアの汎用アプリケー ションに使用できます。 Cyclone 10 GXデバイスは、PLL 間のカスケードモードをサポートしています。
FPGA
汎用 I/O
Cyclone 10 GXデバイスは、高度にコンフィグレーション可能な GPIO を提供します。各 I/O バ
ンクには 48 個の汎用 I/O と 1 つの高効率ハード・メモリー・コントローラーが含まれています。 以下に GPIO の機能を説明します。 • 高電圧アプリケーション向け 3 V I/O と差動信号用の LVDS I/O から構成されています。 • シングルエンド・インターフェイスや差動 I/O インターフェイスといった広範囲のインターフ ェイスをサポート • LVDS速度は最大 1.434Gbps です。 • 各 LVDS ピンのペアは差動入力バッファーおよび差動出力バッファーを備えており、それぞれ のペアに対して LVDS をコンフィグレーションすることが可能です。 • プログラマブル・バス・ホールドおよびウィークプルアップ • プログラマブル差動出力電圧 (VOD) およびプログラマブル・プリエンファシス
• OCTキャリブレーションを持つすべての I/O バンクに対して、終端インピーダンス変動を制 限する目的で、直列 (RS ) と並列 (Rt)オンチップ終端 RT )オンチップ終端 (OCT) がありま す。 • シグナル・インテグリティーのために直列終端と並列終端で変更が可能なオンチップ・ダイナ ミック終端は、シグナル・インテグリティーへの読み出しあるいは書き込みが共通バスに存在 するかどうかに左右されます。 • 入力レジスターパス内でハード読み出し FIFO を使用するタイミング収束の容易なサポート、 および微調と粗調のアーキテクチャーを持つ DLL (delay-locked loop) 遅延チェイン
外部メモリー・インターフェイス
Cyclone 10 GXデバイスは、最高 1,866 Mbps で動作可能な、外部メモリ帯域幅が最大 1×72 ビ ットもしくは 2×40 ビットの DDR3 メモリー・インターフェイスを備えています。この帯域幅に より、デザインの容易さ、低い消費電力、ハード化された高性能メモリー・コントローラーのリソ ース効率といった利点が得られます。 Cyclone 10 GXFPGA内のメモリー・インターフェイスは、使い勝手がよく、非常に高度なパフォ ーマンスを提供します。ハード・メモリー・コントローラーを使用する場合、最大幅 72 ビットま でコンフィグレーション可能です。 各 I/O は、リード/ライト・レべリング、レイテンシーを低減しマージンを向上する FIFO バッフ ァリング、タイミング・キャリブレーション、およびオンチップ終端といったメモリー・インター フェイスの重要な機能を処理する機能を持つ、ハード化されたリード/ライト・パス (PHY) を含ん でいます。 タイミング・キャリブレーションは、Intel の Nios® IIテクノロジーに基づくハード・マイクロコ ントローラーを含めることで補助されていますが、特に複数のメモリー・インターフェイスを持つ キャリブレーションの制御に適しています。このタイミング・キャリブレーションを使用すると、 Cyclone 10 GXデバイスが Cyclone 10 GX デバイス自体あるいは外部メモリー内における、プ ロセス、電圧、温度といったあらゆる変化を補償することができます。アドバンスト・キャリブレ ーション・アルゴリズムは、すべての動作条件において最大の帯域幅と堅牢なタイミングマージン を確実にします。Cyclone 10 GX
デバイスでサポートされるメモリー規格
I/Oは、既存および新しい外部メモリー規格に向けて、高いパフォーマンスで対応できるようにデ ザインされています。 表 11. ハード・メモリー・コントローラーでサポートされるメモリー規格 この表はハードメモリー・コントローラーおよび異なる I/O バンクで達成可能な最大のスピードを一覧表示します。詳細を確 認するには、External Memory Interface Spec Estimator と Cyclone 10 GX デバイスのダッシュボードを参照してくださ い。メモリー規格 レートサポート デバイスのスピード
グレード ピンポン PHY サポート 周波数 (MHz)
LVDS I/Oバンク 3Vの I/O バンク
メモリー規格 レートサポート デバイスのスピード グレード ピンポン PHY サポート 周波数 (MHz) LVDS I/Oバンク 3Vの I/O バンク 933 450 -6 使用可 933 333 933 333 DDR3L SDRAM ハーフレート -5 使用可 533 225 — 533 225 -6 使用可 466 166 — 466 166 クオーターレート -5 使用可 933 450 — 933 450 -6 使用可 933 333 — 933 333 LPDDR3 ハーフレート -5 — 400 225 -6 — 333 166 クオーターレート -5 — 800 450 -6 — 666 333
PCIe Gen1
、および Gen2 ハード IP
Cyclone 10 GXデバイスは、高性能かつ使いやすいように設計された PCIe ハード IP を備えてい
ます。
• PCIeスタックのすべての層を含みます—トランザクション層、データリンク層、物理層
• x1、x2、x4 レーンのコンフィグレーションにおいて PCIe Gen2 エンドポイントおよびルー
トポートをサポートします。
• コアロジックから独立して動作します—CvP (Configuration via Protocol) オプションを使 用すれば、 Cyclone 10 GX デバイスが残りの FPGA 部分に対してプログラミング・ファイル のロードを完了させる間に、PCIe リンクが 100ms 以内でリンク・トレーニングを起動し完 了させることが可能となります。
• Single Root I/O Virtualization (SR-IOV) のような新しい機能やオプションのプロトコル 拡張のサポートを容易にする追加機能を提供しています。
• ECCを使用する、改良版エンドツーエンド・データパス保護を提供しています。
• Gen1、および Gen2 スピードで PCIe を使用する FPGA CvP (Configuration via Protocol) をサポートしています。
Interlaken
および 10 Gbps イーサネット向けエンハンスト PCS ハード IP
Interlaken
のサポート
Cyclone 10 GXのエンハンスト PCS ハード IP は、レーンあたり最高 10.3125 Gbps の速度をサ ポートする Interlaken PCS を内蔵しています。
Interlaken PCSは、Intel の前世代 FPGA 向けに開発された、実績のある PCS の機能性に基づい ており、Interlaken ASSP ベンダーとサードパーティー IP サプライヤーとの相互運用性が実証さ れています。Interlaken PCS は Cyclone 10 GX デバイスのすべてのトランシーバー・チャネル に含まれています。
10 Gbps
イーサネットのサポート
Cyclone 10 GXのエンハンスト PCS ハード IP は、IEEE 802.3 10 Gbps Ethernet (10GbE) に 準拠した 10GBASE-R PCS をサポートしています。10GbE と 10 Gbps トランシーバーをサポ ートする内蔵のハード IP は、外部 PHY コスト、ボード面積、およびシステム消費電力を低減しま す。 拡張可能な 10GbE ハード IP は、すべての 10GBASE-R PCS のインスタンス化に単独の PLL を使 用する一方で、複数の独立した 10GbE ポートをサポートします。これは、コア・ロジック・リソ ースとクロック・ネットワークを節減します。
• XAUIから 10G への外付け PHY を必要とする XAUI インターフェイスと比較して、マルチポ
ート 10GbE システムを簡素化します。 • 標準的な 10 Gbps XFP 光モジュールと SFP+光モジュールへの直接接続を可能にする電子分 散補償 (EDC) が組み込まれています。
低消費電力シリアル・トランシーバー
Cyclone 10 GXFPGAは、非常に低い消費電力でチャネルごとに高帯域幅、スループット、低レイ テンシーを提供します。トランシーバーは、チップ間アプリケーションで 125 Mbps から 10.3125 Gbpsにおよぶ広範囲のデータレートをサポートします。 • 最小 168 mW をサポートする 10 Gbps トランシーバー • 最小 117 mW をサポートする 6 Gbps トランシーバー 先進の 20 nm プロセス技術とアーキテクチャーを組み合わせることで、以下のような利点を提供 します。 • ダイ面積と消費電力が大幅に削減されます • 最適なシグナル・インテグリティーを維持しつつ、前世代のデバイスと比較して最大 2 倍のト ランシーバー I/O 集積度を達成します • 最大 12 本のトランシーバー・チャネル • すべてのチャネルが最大定格速度の連続データレートをサポートする機能を備えています図 -4: Cyclone 10 GXトランシーバー・ブロックのアーキテクチャー ATX PLL fPLL fPLL ATX PLL FPGA Fabric PCS PCS PCS PCS PCS PCS Transceiver PMA TX/RX Transceiver PMA TX/RX Transceiver PMA TX/RX Transceiver PMA TX/RX Transceiver PMA TX/RX Transceiver PMA TX/RX Fle xible C lock D istribution N et work
トランシーバー・チャネル
すべてのトランシーバー・チャネルは、専用のフィジカル・メディア・アタッチメント (PMA) と ハード化されたフィジカル・コーディング・サブレイヤー (PCS) を備えています。 • PMAは、物理チャネルに対して主要なインターフェイス機能を提供します。 • PCSは通常、FPGA コア・ファブリックにデータを転送する前にエンコードやデコード、また はワード・アライメントをはじめとする予備的処理を実行します。 トランシーバー・チャネルは、PMA ブロックと PCS ブロックから構成されています。ほとんどの トランシーバー・バンクのチャネル数は 6 ですが、中には 3 チャネルしか含まないトランシーバ ー・バンクもあります。 高度にコンフィグレーション可能なクロック分配ネットワークを使用することで、多種多様なボン ディングあるいはノン・ボンディング・データ・レートをコンフィグレーションすることができま す。 以下の図は、上から見たシリコンダイをグラフィカルに表現したものです。これは、フリップチッ プ・パッケージの裏面図に相当します。 Cyclone 10 GX デバイスには、この図に示したものと異 なるフロアプランを持つものもあります。図 -5: Cyclone 10 GXデバイスのデバイスチップの概要 Cor e L ogic F abric M20K In ternal Memor y B locks M20K In ternal Memor y B locks Variable P recision DSP B locks I/O PLLs Har d Memor y C on trollers , G ener al-P urpose I/O C ells , L VDS M20K In ternal Memor y B locks M20K In ternal Memor y B locks Variable P recision DSP B locks Cor e L ogic F abric I/O PLLs Har d Memor y C on trollers , G ener al-P urpose I/O C ells , L VDS M20K In ternal Memor y B locks M20K In ternal Memor y B locks Variable P recision DSP B locks Transc eiv er C hannels Har d IP P er T ransc eiv er: S tandar d PCS and E nhanc ed PCS Har d IP s PCI Expr ess G en2 Har d IP Frac tional PLLs Hard PCS Hard PCS Hard PCS Hard PCS Hard PCS Hard PCS Hard PCS Hard PCS
Hard PCS Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transc eiv er C lock N et works fPLL ATX (LC) Transmit PLL fPLL ATX (LC) Transmit PLL fPLL ATX (LC) Transmit PLL
Unused transceiver channels can be used as additional transceiver transmit PLLs
PMA
の機能
Cyclone 10 GXトランシーバーは、最大で 10.3125 Gbps のデータレートの非常に優れたシグナ ル・インテグリティーを提供します。クロックのオプションには、超低ジッター ATX PLL (Lc タン クベース)、クロック乗算ユニット (CMU) PLL ならびにフラクショナル PLL が含まれます。 各トランシーバー・チャネルは、CMU PLL またはクロック・データ・リカバリー (CDR) PLL とし て使用可能なチャネル PLL を含みます。CDR モードでは、チャネル PLL はトランシーバー・チャ ネルでレシーバー・クロックとデータを復元します。 表 12. Cyclone 10 GXデバイスのトランシーバー PMA 機能 機能 性能 チップ間のデータレート 125 Mbps～ 10.3125 Gbps 光モジュールサポート SFP+/SFP、XFP、CXP、QSFP/QSFP28、CFP/CFP2/CFP4 ケーブル駆動サポート SFP+ Direct Attach、ケーブルを経由した PCI Express、eSATA送信プリエンファシス システムチャネルの損失を補償する 4 タップ送信プリエンファシスおよびディエンファシス 連続時間リニア・イコライザー (CTLE) デュアルモード、高いゲインと高いデータレート、システムチャネルの損失を補償するリニア受信イコライゼーション 可変ゲインアンプ CDRサンプリング前に信号振幅を最適化し、固定モードとアダプティブ・モードで動作します Intelデジタル・アダプティブ・ パラメトリック・チューニング CTLEージンを提供するすべてのリンク・イコライゼーション・パラメーターを自動的に調整する、フルデジ、DFE、可変ゲインアンプ・ブロックを含む、ユーザーロジックからの介入なしで最適なリンクマ
機能 性能
ATX (Advanced Transmit)
PLL 連続したチューニング範囲を持つ低ジッター ATX (LC タンクベースの) PLL です。広範囲の標準プロトコルと独自開発プロトコルを網羅します。 フラクショナル PLL オンボード水晶発振器に替わって使用が可能で、システムコストを削減するオンチップのフラクショナ ル周波数シンセサイザーです デジタル・アシスト・アナログ CDR 高速ロック時間による優れたジッター耐性 On-Die Instrumentation— EyeQおよびジッター・マージ ン・ツール 非侵入型高解像度アイ・モニタリング (EyeQ) を使用して、ボード立ち上げ、デバッグ、診断の簡素化 します。また、トランスミッターからジッターを注入し、システムのリンクマージンを 検証します。 ダイナミック・パーシャル・リコ ンフィグレーション トランシーバーの最高の柔軟性を達成するために、Avalon メモリーマップド・インターフェイスは各トランシーバー・チャネルを個別に制御することを可能にします。 PCS-PMAと PCS-PLD の多様 なインターフェイス幅 デシリアライゼーション幅、エンコーディング、およびレイテンシー削減を柔軟にする、8 ビット、10ビット、16 ビット、20 ビット、32 ビット、40 ビット、または 64 ビットのインターフェイス幅
PCS
の機能
トランシーバー PCS を使用することで、125 Mbps から 10.3125 Gbps におよぶ広範囲のプロト コルをサポートすることができます。 表 13. Cyclone 10 GXデバイスのトランシーバーの PCS 機能 この表は、 Cyclone 10 GX トランシーバーの PCS 機能を要約しています。 PCS 説明 Standard PCS • 最大 10.3125Gbps のデータレートで動作します • PCI-Express、CPRI 4.2+、GigE といったプロトコルをサポートします • ベーシックまたはカスタム (Standard PCS) のトランシーバー・コンフィグレーション・ルールを 使用して、さまざまなプロトコルを実装します エンハンスト PCS • PMA を介してオフチップにデータが送信される、または受信される前に、ほとんどのシリアルデー タの業界規格に共通する、ワード・アライメント、エンコード/デコード、フレーミングといった機 能を実行します • FPGA ファブリックにおけるデータ転送を処理します • PMA へ、または PMA からの内部的なデータ転送を処理します • 周波数補償を提供します • マルチチャネル低スキュー・アプリケーションのチャネル結合を実行しますPCIe Gen2 PCS • Gen1 および Gen2 のデータレート間でのデータおよびクロックのシームレスな切り替えをサポー トします
• PIPE 3.0 機能に向けてサポートを提供します
• ハード IP がバイパスされた PIPE インターフェイスとハード IP がイネーブルされた PIPE インター フェイスをサポートします
PCS
プロトコルのサポート
表 14. Cyclone 10 GXトランシーバー PCS がサポートするプロトコル
この表に、 Cyclone 10 GX トランシーバー PCS がサポートするプロトコルの一部をリスト表示します。
プロトコル データレート (Gbps) トランシーバー IP PCSのサポート
PCIe Gen2 x1、x2、x4 5.0 Native PHY (PIPE) Standard PCS PCIe Gen1 x1、x2、x4 2.5 Native PHY (PIPE) Standard PCS 1000BASE-Xギガビット・イーサネット 1.25 Native PHY Standard PCS 1588規格 1000BASE-X ギガビット・イーサネット 1.25 Native PHY Standard PCS 10GBASE-R 10.3125 Native PHY エンハンスト PCS 10GBASE-R 1588 10.3125 Native PHY エンハンスト PCS 10GBASE-R with KR FEC 10.3125 Native PHY エンハンスト PCS Interlaken (CEI-6G/11G) 3.125～10.3125 Native PHY エンハンスト PCS SFI-S/SFI-5.2 10.3125 Native PHY エンハンスト PCS CPRI 6.0 (64B/66B) 0.6144～10.1376 Native PHY エンハンスト PCS CPRI 4.2 (8B/10B) 0.6144～9.8304 Native PHY Standard PCS OBSAI RP3 v4.2 0.6144～6.144 Native PHY Standard PCS SD-SDI/HD-SDI/3G-SDI 0.1434～2.97 Native PHY Standard PCS
ダイナミックおよびパーシャル・リコンフィグレーション
Cyclone 10 GXデバイスは、ダイナミック・リコンフィグレーションとパーシャル・リコンフィ グレーションをサポートしています。ダイナミック・リコンフィグレーションとパーシャル・リコ ンフィグレーションを同時に使用することにより、デバイスコアとトランシーバーの両方がシーム レスにリコンフィグレーション可能になります。ダイナミック・リコンフィグレーション
デバイス動作中に、PMA および PCS ブロックをリコンフィグレーションすることが可能です。ダ イナミック・リコンフィグレーションを使用すれば、他のトランシーバー・バンクで進行中ののデ ータ転送に影響を与えることなく、トランシーバー・バンク内のチャネルのアナログ設定、データ レート、プロトコルを変更することができます。この機能はダイナミック・マルチプロトコルまた はマルチレートのサポートを必要とするアプリケーションに最適です。パーシャル・リコンフィグレーション
パーシャル・リコンフィグレーションを使用すれば、デバイスの動作を維持しながら、デバイスの 一部をリコンフィグレーションすることが可能です。 すべてのデバイス機能を FPGA ファブリック内に配置する代わりに、同時には動作しない機能は外Intel®のソリューションを使用すれば、パーシャル・リコンフィグレーションを行うために複雑 なデバイス・アーキテクチャーに悩まされる必要はありません。パーシャル・リコンフィグレーシ ョン機能は Quartus Prime 開発ソフトウェアに組み込まれているため、時間を要するタスクは軽 減されます。 Cyclone 10 GXデバイスは、以下のコンフィグレーション・オプションでパーシャル・リコンフ ィグレーションをサポートしています： • 内部ホストを使用する場合： FPGAがシリアルまたはパラレル・フラッシュ・メモリーなどの外部メモリー・デバイス にアクセスしているのであれば、すべてのコンフィグレーション・モードをサポートしま す。
CvP (Configuration via Protocol) (PCIe)
• 外部ホストを使用する場合—パッシブシリアル (PS)、高速パッシブパラレル(FPP) x8、 FPP x16、および FPP x32 I/O インターフェイス
エンハンスト・コンフィグレーションおよびプロトコル経由のコンフィグレーション
表 15. Cyclone 10 GXデバイスのコンフィグレーション・スキームと機能 Cyclone 10 GXデバイスは、1.8 V のプログラミング電圧および多様なコンフィグレーション・モードをサポートしていま す。 スキーム データ幅 最大クロッ クレート (MHz) 最大データレ ート (Mbps) 5 圧縮復元 デザイン・ セキュリテ ィー6 パーシャル リコンフィグレーション 7 リモート・ システム・ アップデー ト JTAG 1ビット 33 33 — — 使用可 8 — EPCQ-Lコンフィグ レーション・デバイス を介したアクティブ シリアル (AS) 1ビット、 4ビット 100 400 使用可 使用可 使用可8 使用可 CPLDまたは外部マ イクロコントローラ ーを介したパッシブ シリアル (PS) 1ビット 100 100 使用可 使用可 使用可8 パラレル・ フラッシ ュ・ローダ ー (PFL) IPコア CPLDまたは外部マ イクロコントローラ ーを介した高速パッ シブパラレル (FPP) 8ビット 100 3200 使用可 使用可 使用可 9 PFL IPコ ア continued... 5 圧縮あるいはデザイン・セキュリティー機能のいずれかをイネーブルすると、最大データレートに影響を与 えます。詳細については、 Cyclone 10 GX デバイスのデータシートを参照してください。 6 暗号化と圧縮を同時に使用することはできません。 7 パーシャル・リコンフィグレーションは、デバイスファミリーの高度な機能です。パーシャル・リコンフィ グレーションを使用される場合は、 Intel までお問い合わせください。 8 パーシャル・リコンフィグレーションを内部ホストとしてコンフィグレーションされている場合にのみ、実 行可能です。 9 最大 100 MHz のクロックレートでサポートされています。スキーム データ幅 最大クロッ クレート (MHz) 最大データレ ート (Mbps) 5 圧縮復元 デザイン・ セキュリテ ィー6 パーシャル リコンフィグレーション 7 リモート・ システム・ アップデー ト 16ビット 使用可 使用可 32ビット 使用可 使用可 CvP (Configuration via Protocol) (PCIe) ×1、×2、 ×4、×8 レ ーン — 8000 使用可 使用可 使用可8 —
CvP (Configuration via Protocol) を使用して PCIe を介して Cyclone 10 GX デバイスをコン フィグレーションすることができます。 Cyclone 10 GXCVP の実装は、PCIe 100 ms の パワーアップ・ツー・アクティブ時間要件に準拠しています。
SEU
エラーの検出と修正
Cyclone 10 GXデバイスでは、堅牢で使いやすい SEU (Single Event Upset) エラー検出および 訂正回路が利用可能です。 検出と訂正の回路には、コンフィグレーション RAM (CRAM) プログラミング・ビットとユーザー メモリーの保護が含まれます。CRAM は、連続的に動作する CRC エラー検出回路で保護されてい ます。この回路には統合された ECC が装備されており、ECC は 1 ビットまたは 2 ビットのエラー を自動的に訂正し、それを超える複数ビットのエラーも検出します。エラーが 2 つ以上発生した場 合、コア・プログラミング・ファイルのリロードにより訂正が実行され、FPGA が動作を継続する 間、デザインが完全にリフレッシュされます。
Cyclone 10 GXCRAMアレイの物理的なレイアウトは、大部分の MBU (マルチビット・アップセ
ット) が独立した 1 ビットまたは 2 ビットエラーとして表現されますが、これらは統合された
CRAM ECC回路によって自動的に訂正されるよう最適化されています。CRAM 保護以外にも、
M20Kメモリーブロック内にもエラーの検出と訂正用に ECC 回路が統合されています。MLAB は ECCを備えていません。
消費電力管理
Cyclone 10 GXデバイスは先進の 20 nm 技術、0.9V の低いコア電源、強化されたコア・アーキ テクチャー、および消費電力を低減するさまざまなオプションを活用し、総消費電力を削減しま す。 Cyclone 10 GXデバイスは、消費電力削減に向けてプログラマブル・パワー・テクノロジーを採 用しています。 Quartus Prime 開発ソフトウェアは、クリティカルではないタイミングパスを特 定し、このようなパス内のロジックを高性能に向けてではなく消費電力の低減を目的としてバイア スします。 5 圧縮あるいはデザイン・セキュリティー機能のいずれかをイネーブルすると、最大データレートに影響を与さらに、 Cyclone 10 GX デバイスは、業界をリードする Intel の低消費電力トランシーバーを特 色としています。また、ソフト実装と比較して見た場合、ロジックリソースを削減するだけでなく 大幅な省電力を実現するハード IP ブロックが多数装備されています。通常、ハード IP ブロックは 同等のソフトロジック実装と比較して、消費電力を最大 90％抑えることが可能です。
