MAX 10 FPGAデバイスのアーキテクチャ
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(2) 目次. 目次 1 MAX® 10 FPGA デバイスのアーキテクチャ................................................................................ 3 1.1 ロジック・アレイ・ブロック.............................................................................................. 4 1.1.1 LAB インタコネクト........................................................................................ 5 1.1.2 LAB コントロール信号.................................................................................... 6 1.1.3 ロジック・エレメント........................................................................................ 8 1.2 エンベデッド・メモリ.................................................................................................. 11 1.3 エンべデッド乗算器...................................................................................................12 1.3.1 18 ビット乗算器.......................................................................................... 12 1.3.2 9 ビット乗算器............................................................................................ 13 1.4 クロッキングおよび PLL............................................................................................. 14 1.4.1 グローバル･クロック･ネットワーク..................................................................... 15 1.4.2 内部オシレータ............................................................................................16 1.4.3 PLL ブロックと位置...................................................................................... 16 1.5 汎用 I/O............................................................................................................... 19 1.5.1 MAX 10 I/O バンクのアーキテクチャ................................................................ 19 1.5.2 MAX 10 I/O バンクの配置............................................................................ 19 1.6 高速 LVDS I/O.......................................................................................................21 1.6.1 MAX 10 高速 LVDS 回路.............................................................................. 21 1.6.2 MAX 10 高速 LVDS I/O の位置...................................................................... 22 1.7 外部メモリー・インターフェイス..................................................................................... 24 1.7.1 MAX 10 外部メモリー・インターフェイスの I/O バンク............................................. 24 1.8 アナログ・デジタル・コンバーター................................................................................... 26 1.8.1 ADC ブロックの位置..................................................................................... 26 1.9 コンフィグレーション手法........................................................................................... 29 1.9.1 JTAG コンフィグレーション............................................................................. 30 1.9.2 内部コンフィグレーション................................................................................30 1.10 ユーザー・フラッシュ・メモリー..................................................................................... 30 1.11 電源管理............................................................................................................. 31 1.11.1 シングル電源デバイス.................................................................................. 31 1.11.2 デュアル電源デバイス.................................................................................. 31 1.11.3 パワー・マネジメント・コントローラー手法........................................................... 31 1.11.4 ホットソケット........................................................................................... 32 1.12 MAX10 FPGA デバイス・アーキテクチャの改訂履歴........................................................... 32. MAX 10 FPGA デバイスのアーキテクチャ 2.
(3) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 1 MAX® 10 FPGA デバイスのアーキテクチャ MAX® 10 デバイスは、以下の要素で構成されています。 •. ロジック・アレイ・ブロック (LAB). •. アナログ-デジタル・コンバータ (ADC). •. ユーザー・フラッシュ・メモリー (UFM). •. エンベデッド乗算器ブロック. •. エンベデッド・メモリー・ブロック (M9K). •. クロックおよびフェーズ・ロック・ループ (PLL). •. 汎用 I/O. •. 高速 LVDS I/O. •. 外部メモリー・インターフェイス. •. コンフィグレーション・フラッシュ・メモリー (CFM). Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、 NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporation の商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品お よびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載された アプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧 客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を最新のバージョンにしておくこ とをお勧めします。 *その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。. ISO 9001:2008 登録済.
(4) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -1:. MAX 10 デバイスの一般的なデバイス・フロアプラン •. 各ブロックの数量と場所は、 MAX 10 デバイスごとに異なります。. •. 一部の MAX 10 デバイスには特定のブロックが含まれない場合もあります。. Clocks PLL. Logic Array Blocks. I/O Banks. PLL. I/O Banks. PLL. UFM. I/O Banks. CFM. I/O Banks. ADC block. Internal Flash. PLL Embedded Memory. Embedded Multipliers. 関連情報 •. MAX 10 デバイスのデータシート MAX 10 デバイスの仕様とパフォーマンスに関する詳細情報を提供します。. •. MAX 10 FPGA デバイスの概要 MAX 10 デバイスの最大リソースに関する詳細情報を提供します。. 1.1 ロジック・アレイ・ブロック LAB は、ロジック・リソースのグループで構成されるコンフィギュレーション可能なロジック・ブロックで す。. MAX 10 FPGA デバイスのアーキテクチャ 4.
(5) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 各 LAB は、以下の要素で構成されています。. 図 -2:. •. 16 個のロジック・エレメント (LE)— MAX 10 デバイスで最小ロジック・ユニット. •. LE キャリーチェイン—LAB 内の各 LE を順次に伝搬するキャリーチェイン. •. LAB コントロール信号—LAB 内の制御信号を LE に駆動するための専用ロジック. •. ローカル・インタコネクト—同じ LAB 内の LE 間で信号を転送します。. •. レジスタチェイン—1 つの LE レジスタの出力を LAB 内の隣接する LE レジスタに転送する. MAX 10 デバイスの LAB 構造 Row Interconnect. Column Interconnect. Direct link interconnect from adjacent block. Direct link interconnect from adjacent block. Direct link interconnect to adjacent block. Direct link interconnect to adjacent block LAB. Local Interconnect. Quartus® Prime Compiler は関連するロジックを LAB または隣接する LAB に配置し、パフォーマン スおよびエリアの効率のためにローカルおよびレジスタチェイン接続を使用できます。. 1.1.1 LAB インタコネクト LAB ローカル・インタコネクトは、同じ LAB のカラムおよびロウ・インタコネクトと LE 出力によって駆 動されます。 ダイレクトリンク接続は、より高いパフォーマンスと柔軟性を提供するためにロウとカラムの相互接続の 使用を最小限に抑えます。 ダイレクトリンク接続により、左右の隣接エレメントが LAB のローカル・イン ターコネクトを駆動することができます。エレメントは次のとおりです。 •. LAB. •. PLL. •. M9K エンベデッド・メモリ・ブロック. •. エンベデッド乗算器. 各 LE は、ローカルおよびダイレクト・リンク・インタコネクトを通じて最大 48 個の LE を駆動できます。. MAX 10 FPGA デバイスのアーキテクチャ 5.
(6) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -3:. MAX 10 デバイスの LAB ローカルおよびダイレクト・リンク・インタコネクト Direct link interconnect from left LAB, M9K memory block, embedded multiplier, PLL, or IOE output. Direct link interconnect from right LAB, M9K memory block, embedded multiplier, PLL, or IOE output. LEs. Direct link interconnect to right. Direct link interconnect to left Local Interconnect. LAB. 1.1.2 LAB コントロール信号 各 LAB には、LE にコントロール信号を駆動するための専用ロジックが含まれています。 コントロール信号には、次のものがあります。 •. 2 つのクロック信号. •. 2 つのクロック・イネーブル信号. •. 2 つの非同期クリア信号. •. 1 つの同期クリア信号. •. 1 つの同期負荷信号. MAX 10 FPGA デバイスのアーキテクチャ 6.
(7) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -4:. MAX 10 デバイスの LAB ワイドのコントロール信号 Dedicated LAB Row Clocks. 6. Local Interconnect Local Interconnect Local Interconnect Local Interconnect labclkena2. labclkena1 labclk1. 表 1.. labclk2. labclr1 syncload. synclr labclr2. MAX 10 デバイスのコントロール信号の説明 コントロール信号. 説明 •. labclk1 labclk2. • •. labclkena1. •. 各 LAB は 2 つのクロックイネーブル信号を使用できます。各 LAB のクロック信号とクロックイネーブル信号 は、リンクされます。 たとえば、 labclk1 信号を使用する特定の LAB 内に含まれるすべての LE は、 labclkena1 信号も使用します。. •. クロックイネーブル信号をデアサートすると、LAB ワイドのクロック信号はオフになります。. labclkena2. labclr1 labclr2 syncload synclr. 各 LAB は 2 つのクロック信号を使用できます。各 LAB のクロック信号とクロックイネーブル信号は、リンクさ れます。 たとえば、 labclk1 信号を使用する特定の LAB 内に含まれるすべての LE は、labclkena1 信 号も使用します。 LAB がクロックの立ち上がりエッジと立ち下がりエッジの両方を使用する場合は、両方の LAB ワイドのクロッ ク信号も使用します。 LAB ロウクロック [5..0] と LAB ローカル・インタコネクトは、LAB ワイドのクロック信号を生成します。 MultiTrack インタコネクト固有の低スキューにより、データ分配に加えクロックとコントロール信号も分配で きます。. 非同期クリア信号: • レジスタのクリア信号のロジックをコントロールする LAB ワイドのコントロール信号。LE は、非同期クリア・フ ァンクションを直接サポートします。 同期負荷および同期クリア信号: • カウンタなどのファンクションを実装するために使用できます。 • LAB 内のすべてのレジスタに影響を及ぼす LAB ワイドのコントロール信号. コントロール信号は、一度に 8 つまで使用できます。レジスタ・パッキングと同期負荷を同時に使用する ことはできません。 各 LAB には非グローバル・コントロール信号を 4 つまで含めることができます。追加の LAB コントロ ール信号は、グローバル信号である限り使用できます。 レジスタのプリセット信号のロジックを制御する LAB 幅の非同期ロード信号は使用できません。 レジス タ・プリセットは、NOT のゲート・プッシュバック技術によって実現されます。 MAX 10 デバイスは、プリ セットまたは非同期クリア信号のいずれかをサポートします。 MAX 10 デバイスは、クリア・ポートに加え、デバイス内のすべてのレジスタをリセットするチップ・ワイド のリセット・ピン (DEV_CLRn) も提供しています。このピンは、 Quartus Prime ソフトウェアでコン パイル前に設定したオプションにより、コントロールされます。 このチップ・ワイドのリセットにより、他の すべてのコントロール信号が無効になります。. MAX 10 FPGA デバイスのアーキテクチャ 7.
(8) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 1.1.3 ロジック・エレメント LE は、 MAX 10 デバイス・ファミリのアーキテクチャの最小ロジック・ユニットです。 LE はコンパクト で、ロジックを効率的に使用する高度な機能を提供します。 各 LE には以下の機能があります。 •. 4 つの変数の任意の機能を実装できる 4 入力ルックアップ・テーブル（LUT）. •. プログラマブル・レジスタ. •. キャリー・チェイン接続. •. レジスタ・チェイン接続. •. 次の相互接続を推進する能力がある —. ローカル. —. ロウ. —. カラム. —. レジスタチェイン. —. ダイレクトリンク. •. レジスタ・パッキングのサポート. •. レジスタ・フィードバックのサポート. 1.1.3.1 LE の機能 LE には、いくつかの機能を有効にするための入力、出力、およびレジスタが含まれています。 図 -5:. MAX 10 デバイスの LE ハイレベル・ブロック図。 Register Chain Routing from previous LE. LAB-Wide Synchronous Load. LE Carry-In. data 1 data 2 data 3. Look-Up Table (LUT). Register Bypass LAB-Wide Synchronous Clear. Synchronous Load and Clear Logic. Carry Chain. data 4. D ENA CLRN. labclr1 labclr2 Chip-Wide Reset (DEV_CLRn). Register Feedback. Asynchronous Clear Logic. Clock & Clock Enable Select LE Carry-Out. labclk1 labclk2 labclkena1 labclkena2. MAX 10 FPGA デバイスのアーキテクチャ 8. Programmable Register. Q. Row, Column, And Direct Link Routing. Row, Column, And Direct Link Routing. Local Routing. Register Chain Output.
(9) 1 MAX® 10 FPGA デバイスのアーキテクチャ. LE の入力 各 LE 入力は、所望のロジック機能を実現するために異なる宛先に向けられます。 LE の通常または算術 動作モードの両方で、6 つの使用可能な入力があります。 •. LAB ローカル・インターコネクトからの 4 つのデータ入力. •. 前の LE キャリーチェインからの 1 つの LE キャリーイン. •. 1 つのレジスタチェイン接続. LE の出力 各 LE には 3 つの一般的なルーティング出力があります。 •. 2 つの LE 出力は、カラムまたはロウとダイレクト・リンク・ルーティング接続を駆動します。. •. 1 つの LE 出力は、ローカル・インタコネクト・リソースを駆動します。. MAX 10 デバイスはレジスタ・パッキングをサポートします。レジスタ・パッキングでは、LUT またはレジ スタ出力が 3 つの出力を独立して駆動します。この機能は、無関係な機能にレジスタと LUT を使用する ことにより、デバイスの使用率を向上させます。 レジスタパッキングを使用する場合、LAB 幅の同期ロード制御信号は使用できません。 レジスタ・チェイン出力 各 LE には、同じ LAB 内のレジスタをカスケード接続するためのレジスタ・チェイン出力があります。 こ の機能により、LAB 間の接続が高速化され、ローカルインターコネクトのリソースが最適化されます。 •. 組み合わせ関数には LUT が使用さる. •. レジスタは、無関係なシフトレジスタの実装に使用される. プログラマブル・レジスタ D、T、JK、または SR フリップ・フロップ動作のために各 LE のプログラマブル・レジスタを構成すること ができます。 各レジスタには次の入力があります。 •. Clock—グローバル・クロック・ネットワーク、汎用 I/O ピン、または内部ロジックを使用する信号に よって駆動される. •. Clear—グローバル・クロック・ネットワーク、汎用 I/O ピン、または内部ロジックを使用する信号に よって駆動される. •. Clock enable—汎用 I/O ピンまたは内部ロジックによって駆動される. 組み合わせファンクションの場合、LUT 出力はレジスタをバイパスし、LE 出力に直接駆動されます。 レジスタ・フィードバック レジスタ・フィードバック・モードでは、レジスタ出力が同じ LE の LUT にフィードバックされます。 レジス タのフィードバックは、レジスタが独自のファンアウト LUT でパックされていることを保証し、フィッティ ングを改善する別のメカニズムを提供します。 LE はまた、LUT 出力のレジスタ・バージョンおよびまだ レジスタされていないバージョンを駆動することができます。. 1.1.3.2 LE 動作モード MAX 10 デバイスの LE は、2 つのモードで動作します。 •. ノーマル・モード. •. 演算モード. MAX 10 FPGA デバイスのアーキテクチャ 9.
(10) 1 MAX® 10 FPGA デバイスのアーキテクチャ. これらの動作モードでは、LE リソースが異なる形で使用されます。どちらの LE モードにも、利用可能な 6 つの入力と LAB ワイドの信号があります。 Quartus Prime ソフトウェアは、パラメーター化されたモジュールのライブラリ (LPM) ファンクショ ンなどのパラメーター化されたファンクションと組み合わせて、カウンタ、加算器、減算器、演算ファンク ションなどの一般的なファンクションに適したモードを自動的に選択します。 最適な性能を実現するために使用する LE 動作モードを指定する専用ファンクションも作成できます。 1.1.3.2.1 ノーマル・モード ノーマル・モードは、一般的なロジック・アプリケーションと組み合わせファンクションに適しています。 ノーマル・モードでは、LAB ローカル・インタコネクトからの 4 つのデータ入力が 4 入力 LUT に入力さ れます。 Quartus Prime のコンパイラは、LUT への入力の 1 つとして、キャリー・イン (cin) または data3 信号を自動的に選択します。 ノーマル・モードの LE は、パッキングされたレジスタとレジスタ・フ ィードバックをサポートします。 図 -6:. MAX 10 デバイスのノーマル・モードでの LE の動作 Register Chain Connection Packed Register Input. sload (LAB Wide). sclear (LAB Wide). D. Row, Column, and Direct Link Routing. ENA CLRN. Row, Column, and Direct Link Routing. Q. data1 data2 data3 cin (from cout of previous LE). Four-Input LUT. clock (LAB Wide) ena (LAB Wide) aclr (LAB Wide). data4. Register Bypass. Register Feedback. Local Routing. Register Chain Output. 1.1.3.2.2 演算モード 演算モードは、加算器、カウンタ、アキュムレータ、およびコンパレータの実装に最適です。 算術演算モードの LE は、2 ビットの全加算器と基本キャリチェインを実装しています。 算術モードの LE は、LUT 出力のレジスタ済みバージョンとまだレジスタされていないバージョンを駆除できます。 算術 モードで LE を使用する場合は、レジスタのフィードバックとレジスタのパッキングがサポートされてい ます。. MAX 10 FPGA デバイスのアーキテクチャ 10.
(11) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -7:. MAX 10 デバイスの演算モードでの LE の動作 Register Chain Connection. Packed Register Input. sload (LAB Wide). sclear (LAB Wide). data4. data1 data2. Three-Input LUT. Row, Column, and Direct link routing. ENA CLRN. Row, Column, and Direct link routing. Q. data3. cin (from cout of previous LE). D. Three-Input LUT. clock (LAB Wide) ena (LAB Wide) aclr (LAB Wide). Local Routing. cout Register Chain Output Register Bypass. Register Feedback. キャリー・チェイン Quartus Prime のコンパイラは、デザイン処理中にキャリー・チェイン・ロジックを自動的に作成します。 デザイン・エントリ中にキャリー・チェイン・ロジックを手動で作成することもできます。 LPM ファンクショ ンなどのパラメータ化されたファンクションは、適切なファンクションのキャリー・チェインを自動的に利 用します。 Quartus Prime のコンパイラは、同じカラムの LAB を自動的にリンクすることによって、16 LE より長いキャリー・チェインを作成します。 フィッティングを強化するために、長いキャリー・チェインが垂直方向に走ります。これにより、M9K メモ リ・ブロックまたはダイレクト・リンクインターコネクトによるエンベデッド乗算器への高速水平接続が可 能になります。 たとえば、M9K メモリブロックの列の隣にある LAB 列にデザインが長いキャリー・チェイ ンを持つ場合、どの LE 出力もダイレクト・リンク相互接続を介して隣接する M9K メモリブロックに給電 できます。 キャリー・チェインが水平方向である場合、M9K メモリ・ブロックのカラムに隣接していない LAB は、他 のロウまたはカラム・インタコネクトを使用して、M9K メモリ・ブロックを駆動します。 キャリー・チェインは、カラム全体にわたって続きます。. 1.2 エンベデッド・メモリ MAX 10 エンベデッド・メモリ・ブロックは、高スループットのパケット処理、エンベデッド・プロセッサ・プ ログラム、エンベデッド・データ・ストレージなどのアプリケーション向けに最適化されています。 MAX 10 エンベデッド・メモリ構造は、9,216 ビット（パリティ・ビットを含む）のブロックで構成されてい ます。RAM、ROM、シフト・レジスタ、FIFO などのさまざまなメモリ機能を提供するために、各 M9K ブロ ックは異なる幅およびコンフィギュレーションで使用することができます。 MAX 10 エンベデッド・メモリは、以下の一般的な機能をサポートします。 •. ブロックあたり 8,192 メモリ・ビット（パリティ・ビットを含めた場合、ブロックあたり 9,216 ビット）. •. 各ポートの独立した読み取りイネーブル（rden）信号および書き込みイネーブル（wren）信号. •. M9K メモリ・ブロックが 2 つの 4.5 K シングル・ポート RAM に分割されたパック・モード. •. 可変ポート・コンフィギュレーション. MAX 10 FPGA デバイスのアーキテクチャ 11.
(12) 1 MAX® 10 FPGA デバイスのアーキテクチャ. •. すべてのポート幅におけるシングル・ポート・モードおよびシンプル・デュアル・ポート・モードのサポ ート. •. トゥルー・デュアル・ポート（1 回の読み取りと 1 回の書き込み、2 回の読み取り、あるいは 2 回の書 き込み）動作. •. 書き込み中のデータ入力マスキングのバイト・イネーブル. •. 各ポート（ポート A とポート B）の 2 つのクロック・イネーブル・コントロール信号. •. RAM および ROM モードでメモリの内容をプリロードするための初期化ファイル. 関連情報 MAX 10 エンベデッド・メモリーのユーザーガイド. 1.3 エンべデッド乗算器 エンベデッド・マルチプライヤ・ブロックは、アプリケーションのニーズに応じて 2 つの動作モードのいず れかで使用することができます。 •. 1 つの 18 ビット x 18 ビット・マルチプライヤ. •. 最大 2 個の 9 ビット x 9 ビット独立マルチプライヤ. また、 MAX 10 デバイスのエンベデッド・マルチプライヤを使用して、乗算器・加算器および乗算アキュ ムレータ機能を実装することができます。機能の乗算器部分は、エンベデッド・マルチプライヤを使用し て実装されます。加算器またはアキュムレータ機能はロジック・エレメント（LE）に実装されます。 関連情報 MAX 10 エンベデッド乗算器のユーザーガイド. 1.3.1 18 ビット乗算器 各エンベデッド・マルチプライヤをコンフィギュレーションして、10～18 ビットの入力幅の 18 x 18 マ ルチプライヤをサポートすることができます。 次の図は、18 ビット・マルチプライヤをサポートするようコンフィギュレーションされたエンベデッド・マ ルチプライヤを示しています。. MAX 10 FPGA デバイスのアーキテクチャ 12.
(13) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -8:. 18 ビット・マルチプライヤ・モード. signa signb aclr clock ena. Data A [17..0]. D Q ENA CLRN. Data B [17..0]. D Q ENA CLRN. Data Out [35..0]. D Q ENA CLRN. 18 x 18 Multiplier Embedded Multiplier. 18 ビット・マルチプライヤの入力と結果は、すべてレジスタを介して個別に送信されます。マルチプライ ヤの入力は、符号付きの整数、符号なしの整数、またはこの 2 つの組み合わせを受け入れることができ ます。また、signa および signb 信号をダイナミックに変更し、専用の入力レジスタを介して送信する ことができます。. 1.3.2 9 ビット乗算器 各エンベデッド・マルチプライヤをコンフィギュレーションして、最大 9 ビットの入力幅の 2 つの 9 × 9 独立マルチプライヤをサポートすることができます。 次の図は、2 つの 9 ビット・マルチプライヤをサポートするようコンフィギュレーションされたエンベデッ ド・マルチプライヤを示しています。. MAX 10 FPGA デバイスのアーキテクチャ 13.
(14) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -9:. 9 ビット・マルチプライヤ・モード. signa signb aclr clock ena. Data A 0 [8..0]. D Q ENA CLRN. Data B 0 [8..0]. D Q ENA CLRN. Data A 1 [8..0]. D Q ENA CLRN. Data Out 0 [17..0]. CLRN. 9 x 9 Multiplier. D Q ENA CLRN. Data B 1 [8..0]. D Q ENA. D Q ENA. Data Out 1 [17..0]. CLRN. 9 x 9 Multiplier Embedded Multiplier. 9 ビット・マルチプライヤの入力と結果は、すべてレジスタを介して個別に送信されます。マルチプライヤ の入力は、符号付きの整数、符号なしの整数、またはこの 2 つの組み合わせを受け入れることができま す。 各エンベデッド・マルチプライヤ・ブロックは、ブロックへの入力データの符号表現を制御するにあたって 1 つの signa 信号と 1 つの signb 信号のみを有します。エンベデッド・マルチプライヤ・ブロックが 2 つの 9 × 9 マルチプライヤを有する場合、以下が適用されます。 •. 両方のマルチプライヤの Data A 入力は同じ signa 信号を共有します。. •. 両方のマルチプライヤの Data B 入力は同じ signb 信号を共有します。. 1.4 クロッキングおよび PLL MAX 10 デバイスは、グローバル･クロック･ネットワーク (GCLK) とフェーズ・ロック・ループ (PLL) を サポートしています。. MAX 10 FPGA デバイスのアーキテクチャ 14.
(15) 1 MAX® 10 FPGA デバイスのアーキテクチャ. クロック・ネットワークは、コアにクロック・ソースを提供します。 クロック・ネットワークは、リセットやク リアなどの高ファンアウトのグローバル信号ネットワークで使用することができます。 PLL により、デバイス・クロック管理、外部システム・クロック管理、および I/O インタフェース・クロッキ ングに関する堅牢なクロック管理および合成が可能です。 関連情報 MAX 10 クロック・ネットワークおよび PLL のユーザーガイド. 1.4.1 グローバル･クロック･ネットワーク GCLK はすべてのデバイスのクアドラントを供給し、デバイス全体を駆動します。I/O エレメント、ロジッ ク・アレイ・ブロック（LAB）、専用マルチプライヤ・ブロック、および M9K メモリ・ブロックといったデバイ ス内のすべてのリソースは、クロック・ソースとして GCLK を使用することができます。これらのクロック・ ネットワーク・リソースは、クロック・イネーブルやクリアなどの外部ピンによって供給されるコントロー ル信号に使用します。また、内部ロジックは、内部生成の GCLK と非同期クリア、クロック・イネーブル、 またはその他の高ファンアウト・コントロール信号の GCLK を駆動することができます。 図 -10:. 10M02、10M04、および 10M08 デバイスの GCLK ネットワーク・ソース. DPCLK2 DPCLK3 GCLK[0..4]. CLK[0,1][p,n]. GCLK[5..9]. CLK[2,3][p,n]. DPCLK0 DPCLK1. MAX 10 FPGA デバイスのアーキテクチャ 15.
(16) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -11:. 10M16、10M25、10M40、および 10M50 デバイスの GCLK ネットワーク・ソース. CLK[4,5][p,n]. GCLK[10..14]. DPCLK2 DPCLK3. GCLK[0..4]. CLK[0,1][p,n]. GCLK[5..9]. CLK[2,3][p,n]. DPCLK0 DPCLK1. GCLK[15..19]. CLK[6,7][p,n]. 1.4.2 内部オシレータ MAX 10 デバイスは、クロック・マルチプレクサとディバイダを備えた内蔵リング･オシレータを有しま す。この内蔵リング・オシレータは最大 232 MHz で動作しますが、これには接続することはできません。 この動作周波数はさらに低い周波数に分周されます。. oscena 入力信号がアサートされると、オシレータが有効になり、clkout 出力信号を介して出力をロ ジック・アレイに配線することができます。oscena 信号が Low に設定される場合、clkout 信号は High のままです。この遅延は、TimeQuest timing analyzer を使用して解析することができます。. 1.4.3 PLL ブロックと位置 PLL の主な目的は、電圧制御オシレータ（VCO）の位相と周波数を入力基準クロックに同期させることで す。. MAX 10 FPGA デバイスのアーキテクチャ 16.
(17) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -12:. MAX 10 PLL のハイレベル・ブロック図 各クロック・ソースは、デバイスの PLL と同じ側にある 2 本または 4 本のクロック・ピンのいずれかから入力されます。 PLL. CLKIN. LOCK circuit. 4:1 Multiplexer ÷n. inclk0 inclk1. Clock Switchover Block. 4:1 Multiplexer. clkswitch clkbad0 clkbad1 activeclock. PFD. lock ÷C0 LF. CP. VCO Range Detector. pfdena. VCO. 8 ÷2 (1). 8. ÷C1 ÷C2 ÷C3. PLL output mux. ÷C4. GCLKs ADC clock (2) External clock output. ÷M. No Compensation; ZDB Mode Source-Synchronous; Normal Mode. GCLK networks. 注: (1) これはVCOポストスケール・カウンタKです。 (2) ADCクロックは、PLL1とPLL3のC0カウンタによってのみ駆動することができます。. 以下の図は、PLL の物理的な場所を示しています。各インデックスは、デバイス内の 1 つの PLL を表し ています。 PLL の物理的な位置は、Chip Planner の座標に対応します。 Quartus Prime 10M02 デバイスの PLL の位置. PLL 1 (1). Bank 6. PLL 2 (2). Bank 5. Bank 1. Bank 8. Bank 2. 図 -13:. Bank 3. 注: (1) V36パッケージを除くすべてのパッケージで使用可能です。 (2) U324およびV36パッケージでのみ使用可能です。. MAX 10 FPGA デバイスのアーキテクチャ 17.
(18) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 10M04 および 10M08 デバイスの PLL の位置. Bank 8. Bank 7. Bank 3. Bank 4. PLL 2 (2). PLL 1 (1). Bank 5. Bank 2. Bank 6. Bank 1B Bank 1A. 図 -14:. 注:. (1) V81パッケージを除くすべてのパッケージで使用可能です。 (2) F256, F484, U324, およびV81パッケージでのみ使用可能です。 図 -15:. 10M16、10M25、10M40、および 10M50 デバイスの PLL の位置. Bank 8. Bank 7. PLL 2 (1). Bank 2. Bank 5. Bank 6. Bank 1B Bank 1A. PLL 3 (1). OCT PLL 1. Bank 3. Bank 4. PLL 4 (1). 注: (1) E144およびU169パッケージを除くすべてのパッケージで使用可能です。. MAX 10 FPGA デバイスのアーキテクチャ 18.
(19) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 1.5 汎用 I/O MAX 10 デバイスの I/O システムは様々な I/O 規格をサポートしています。 MAX 10 デバイスでは、 I/O ピンはデバイス外周部の I/O バンクに配置されています。I/O ピンならびに I/O バッファは、いくつ かのプログラム可能な機能を有します。 関連情報 MAX 10 汎用 I/O のユーザーガイド. 1.5.1 MAX 10 I/O バンクのアーキテクチャ I/O エレメントは、各 I/O バンクに 4 つのモジュールのグループで配置されています。 •. 高速 DDR3 I/O バンク — さまざまな I/O 規格と DDR3 を含むプロトコルをサポートします。こ れらの I/O バンクはデバイスの右側でのみ使用可能です。. •. 高速 I/O バンク — さまざまな I/O 規格と DDR3 を除くプロトコルをサポートします。これらの I/O バンクはデバイスの上側、左側、下側で使用可能です。. •. 低速 I/O バンク — デバイスの左上に配置されている低速の I/O バンクです。. I/O ピンのサポートについて詳しくは、使用しているデバイスのピンアウト・ファイルを参照してくださ い。. 1.5.2 MAX 10 I/O バンクの配置 I/O バンクはデバイスの外周部に配置されています。 各デバイス・パッケージで使用可能なモジュラー I/O バンクについて詳しくは、それぞれのデバイスのピ ンアウト・ファイルを参照してください。. MAX 10 FPGA デバイスのアーキテクチャ 19.
(20) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -16:. MAX 10 02 デバイスの I/O バンク（暫定版） VREF8. VCCIO8 8. VREF6. VREF1 1. 6. VCCIO1. VCCIO6. VREF2. VREF5 5. 2 VCCIO2. VCCIO5. Low Speed I/O 3 VCCIO3. 図 -17:. High Speed I/O VREF3. MAX 10 04 および 08 デバイスの I/O バンク（暫定版） VREF8. VCCIO8. VREF7. 8. VCCIO1A VREF1 VCCIO1B. VCCIO7 7. 1A. VREF6 6 VCCIO6. 1B. VREF5. VREF2 5. 2 VCCIO2. VCCIO5. Low Speed I/O 3 VCCIO3. MAX 10 FPGA デバイスのアーキテクチャ 20. 4 VREF3. VCCIO4. High Speed I/O VREF4.
(21) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -18:. MAX 10 16、25、40、50 デバイスの I/O バンク（暫定版） VCCIO8. VREF8 8. VCCIO1A VREF1 VCCIO1B. VCCIO7. VREF7 7. 1A. VREF6 6 VCCIO6. 1B. VREF5. VREF2 5. 2 VCCIO2. VCCIO5 OCT. Low Speed I/O High Speed I/O. 3 VCCIO3. 4 VREF3. VCCIO4. High Speed DDR3 I/O VREF4. 1.6 高速 LVDS I/O MAX 10 デバイス・ファミリは、LVDS I/O バンクと アルテラのソフト LVDS IP コアにより、高速 LVDS プロトコルをサポートしています。 MAX 10 デバイスは、コア・ファブリックのレジスタとロジックを使用して、LVDS の入出力インタフェー スを実装します。 •. LVDS トランスミッタとレシーバの場合、 MAX 10 デバイスは I/O エレメント (IOE) 内のダブ ル・データ・レート I/O (DDIO) レジスタを使用します。このアーキテクチャにより、レシーバ入力ス キュー・マージン (RSKM) またはトランスミッタのチャネル間スキュー (TCCS) の面で性能を改 善できます。. •. LVDS シリアライザ／デシリアライザ (SERDES) の場合、 MAX 10 デバイスはロジック・エレメ ント (LE) レジスタを使用します。. 関連情報 MAX 10 高速 LVDS I/O のユーザーガイド. 1.6.1 MAX 10 高速 LVDS 回路 LVDS ソリューションは、 MAX 10 デバイスの I/O エレメントとレジスタを使用します。アルテラのソフ ト LVDS IP コアは、コア・ロジックにシリアライザとデシリアライザをソフト SERDES ブロックとして 実装します。. MAX 10 FPGA デバイスのアーキテクチャ 21.
(22) 1 MAX® 10 FPGA デバイスのアーキテクチャ. MAX 10 デバイスは専用のシリアライゼーションまたはデシリアライゼーション回路を備えていません。. 図 -19:. •. デバイスへの高速差動インタフェース実装には I/O ピンおよびコア・ファブリックを使用する. •. MAX 10 ソリューションは送受信データのシリアル - パラレルおよびパラレル - シリアル変換を 行うためにシフト・レジスタ、内部 PLL、I/O エレメントを使用する. •. Quartus Prime ソフトウェアはコア・ファブリックに自動的に SERDES を構築するためにアルテ ラのソフト LVDS IP コアのパラメータ設定を使用する. ソフト LVDS SERDES 以下に、ソフト LVDS SERDES 回路のトランスミッタとレシーバ、およびトランシーバ・パスとレシーバ・パスのインタフェース信号を 含むブロック図を示します。. tx_in 10 bits maximum data width. 10. ALTERA_SOFT_LVDS tx_in. inclock. rx_out. C0 C1. tx_coreclock FPGA Fabric. + –. tx_out LVDS Transmitter. LVDS Receiver. ALTERA_SOFT_LVDS 10. rx_out. tx_out. + –. rx_in C0. rx_in. inclock C1. rx_outclock C0. inclock. rx_inclock / tx_inclock. areset. pll_areset. ALTPLL C1. 1.6.2 MAX 10 高速 LVDS I/O の位置 MAX 10 デバイスの I/O バンクでは、全ての I/O バンクで真の LVDS 入力とエミュレーション LVDS 出力をサポートしています。また、デバイス下側の I/O バンクでのみ真の LVDS 出力をサポートしてい ます。. MAX 10 FPGA デバイスのアーキテクチャ 22.
(23) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -20:. 10M02 デバイスの I/O バンクでの LVDS サポート 以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECL は、バンク 2 と 6 でのみサポートしていま す。. 8. 1. 6 TX. 5. 2. 3. 図 -21:. RX. LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi. 10M04 および 10M08 デバイスの I/O バンクでの LVDS サポート 以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECL は、バンク 2 と 6 でのみサポートしていま す。. 8. 7. 1A 6 TX. 1B. 5. 2. 3. 4. RX. LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi. MAX 10 FPGA デバイスのアーキテクチャ 23.
(24) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -22:. 10M16、10M25、10M40、10M50 デバイスの I/O バンクでの LVDS サポート 以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECL は、バンク 2、3、6、8 でのみサポートして います。. 8. 7. 1A 6 TX. 1B. 5. 2. OCT 3. 4. RX. LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi. 1.7 外部メモリー・インターフェイス MAX 10 デバイスは、幅広い外部メモリー規格とインターフェイス接続することができます。 この機能により、画像処理、ストレージ、通信、一般的なエンベデッド・システムなどの幅広いアプリケー ションで MAX 10 デバイスを使用することができます。 MAX 10 デバイスの外部メモリー・インタフェース・ソリューションは、以下の要素で構成されます。 •. 外部メモリー・インターフェイスをサポートする I/O エレメント。. •. メモリー・インターフェイスのコンフィグレーションによりさまざまな外部メモリ・インタフェース規 格をサポートするための UniPHY IP コア。. 関連情報 MAX 10 外部メモリーインターフェイスのユーザーガイド. 1.7.1 MAX 10 外部メモリー・インターフェイスの I/O バンク MAX 10 デバイスの外部メモリー・インターフェイスは、デバイス右側の I/O バンクだけでサポートされ ています。そのため、外部メモリー I/O ピンはすべて、デバイス右側の I/O バンクに配置する必要があり ます。. MAX 10 FPGA デバイスのアーキテクチャ 24.
(25) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -23:. 外部メモリ・インタフェースの I/O バンク 次の図は、デバイス・パッケージの裏面図に相当するシリコン・ダイの上面図を表しています。. PLL. 8. 7. PLL. 右上のPLLのみ 外部メモリ・インタ フェースに使用可能 です。. 1A. 1B. 外部メモリ・インタフェースの サポートはデバイスの右側の I/Oバンクでのみ可能です。. PHYCLK. 6. 5. 2. OCT PLL. 3. 4. PLL. MAX 10 FPGA デバイスのアーキテクチャ 25.
(26) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 外部メモリー・インターフェイスのサポートは 10M16、10M25、10M40、および 10M50 デバイスでの み利用可能です。. 1.8 アナログ・デジタル・コンバーター MAX 10 デバイスは、2 つのアナログ・デジタル・コンバーター（ADC）まであります。ADC はオンダイ温 度監視および外部アナログ信号変換のための組み込みの機能を備えた MAX 10 デバイスを提供しま す。 ADC ソリューションは、アルテラモジュラー ADC IP コアを介して MAX 10 デバイスのペリフェラルと ソフト・ロジックでハード IP ブロックで構成されています。 ADC ソリューションは、情報処理、コンピューティング、データの送信、およびコントロール・システムの ためのデジタル・データにアナログ量を変換する組み込みの機能を提供します。基本機能は、観察されて いるアナログ信号の 12 ビット・デジタル表現を提供する必要があります。 ADC ソリューションは、2 つのモードで動作します。. 図 -24:. •. ノーマル・モード—1 秒（Msps）あたり 1 つのメガシンボルの累積しているサンプリングレートによ って最高 18 回のシングル・エンドの外部のインプットに監視します。. •. 温度検知モード—1 秒（ksps）あたり最高 50 のキロシンボルのサンプリング・レートによって内部 の温度データ入力を監視します。. MAX 10 デバイスの ADC Hard IP ブロック PLL Clock In Dedicated Analog Input. ADC Analog Input (Dual Function) [16:1]. ADC Hard IP Block. Mux. Sampling and Hold. Sequencer [4:0]. DOUT [11:0] 12 bit 1 Mbps ADC Control/Status. Temperature Sensor Altera Modular ADC IP Core. ADC VREF Internal VREF. 関連情報 MAX 10 アナログ/デジタルのコンバータのユーザーガイド. 1.8.1 ADC ブロックの位置 ADC ブロックは、 MAX 10 デバイス外周部の左上の角に配置されています。. MAX 10 FPGA デバイスのアーキテクチャ 26.
(27) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -25:. MAX 10 04 と 08 デバイスでの ADC ブロックの位置. ADC1. 8. 7. 1A 6 1B. 5. 2. I/O Bank 3. 4. ADC Block. MAX 10 FPGA デバイスのアーキテクチャ 27.
(28) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -26:. MAX 10 16 デバイスでの ADC ブロックの位置. ADC1. 8. 7. 1A 6 1B. 5. 2. OCT 3. MAX 10 FPGA デバイスのアーキテクチャ 28. 4. I/O Bank ADC Block.
(29) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 図 -27:. MAX 10 25、40 と 50 デバイスでの ADC ブロックの位置 これらのデバイスの E144 パッケージが備える ADC ブロックは 1 つのみです。. 8. ADC1. 7. ADC2 1A 6 1B. 5. 2. OCT 3. 4. I/O Bank ADC Block. 1.9 コンフィグレーション手法 図 -28:. MAX 10 デバイスの JTAG コンフィグレーションおよび内部コンフィグレーションの上位レベルの概 要. JTAG Configuration Configuration Data. .sof. MAX 10 Device CRAM Internal Configuration. .pof. CFM. JTAG In-System Programming 関連情報 MAX 10 FPGA コンフィグレーションのユーザー・ガイド. MAX 10 FPGA デバイスのアーキテクチャ 29.
(30) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 1.9.1 JTAG コンフィグレーション MAX 10 デバイスでは、JTAG 命令は内部コンフィグレーション手法よりも優先されます。 JTAG コンフィグレーション手法を使用して、JTAG インターフェイスの TDI、TDO、TMS および TCK ピ ンを介して直接的にデバイスの CRAM をコンフィグレーションすることができます。 Quartus Prime ソフトウェアは SRAM オブジェクト・ファイル（.sof）を自動的に生成します。.sof は、ダウンロード・ケ ーブルと Quartus Prime ソフトウェア・プログラマーを使用してプログラミングが可能です。. 1.9.2 内部コンフィグレーション 内部コンフィグレーションを行う前に、コンフィグレーション・データをコンフィグレーション・フラッシュ メモリー（CFM）にプログラミングしておく必要があります。CFM に書き込まれるコンフィグレーション・ データは、プログラム・オブジェクト・ファイル（.pof）の一部になります。JTAG インシステム・プログラ ミング（ISP）を使用して、.pof を内部フラッシュにプログラミングします。 内部コンフィグレーション時には、 MAX 10 デバイスは CFM からのコンフィグレーション・データを CRAM にロードします。. 1.10 ユーザー・フラッシュ・メモリー Intel MAX 10 デバイスには、不揮発性の情報を格納するユーザー・フラッシュ・メモリー（UFM）ブロッ クがあります。 UFM は、 MAX 10 デバイスで使用可能な内蔵フラッシュの一部です。 .MAX 10 デバイスの UFM アーキテクチャは、ソフト IP とハード IP の組み合わせです。UFM には、 Quartus Prime ソフトウェアのアルテラ・オンチップ・フラッシュ IP コアを使用してのみアクセスでき ます。 図 -29:. アルテラのオンチップ・フラッシュ IP のブロック図 Avalon-MM. Avalon-MM. Avalon-MM Slave Parallel Controller (Data) Parallel. Avalon-MM Slave Serial Controller (Data). Avalon-MM. Control Register Status Register. Avalon-MM Slave Controller (Control). Serial. UFM Block Interface altera_onchip_flash. この IP ブロックは、2 つの Avalon-MM スレーブ・コントローラがあります。 •. データ—フラッシュへのリードおよびライト・アクセスを提供する UFM ブロックのラッパです。. •. コントロール—ライト動作のために必要とされるフラッシュのための CSR とステータス・レジスタ です。. 関連情報 MAX 10 ユーザー・フラッシュ・メモリー（UFM）のユーザー・ガイド. MAX 10 FPGA デバイスのアーキテクチャ 30.
(31) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 1.11 電源管理 MAX 10 電源最適化の機能は以下のとおりです。 •. シングル電源またはデュアル電源のデバイス・オプション. •. パワー・オン・リセット（POR）回路. •. パワー・マネージメント・コントローラ手法. •. ホットソケット. 関連情報 電源管理のユーザーガイド. 1.11.1 シングル電源デバイス MAX 10 のシングル電源デバイスは、3.0 V または 3.3 V の外部電源いずれか一方のみを必要としま す。外部電源を MAX 10 デバイスの VCC_ONE と VCCA 電源ピンへの入力として供給します。次いで、 この外部電源は MAX 10 シングル電源デバイスの内部電圧レギュレーターによって 1.2 V に調節さ れます。この 1.2 V の電圧レベルは、コアロジックの動作に必要です。 図 -30:. MAX 10 シングル電源デバイス. Max 10 Single-Supply Device 3.3 V/3.0 V. VCC_ONE/VCCA Voltage Regulator. 1.2 V. 1.11.2 デュアル電源デバイス MAX 10 のデュアル電源デバイスは、デバイスのコアロジックとペリフェラルの動作のために 1.2 V お よび 2.5 V を必要とします。 図 -31:. MAX 10 デュアル電源デバイス. VCCA, VCCA_ADC (2.5 V) VCC, VCCD_PLL, VCCINT (1.2 V). MAX 10 Dual-Supply Device. 1.11.3 パワー・マネジメント・コントローラー手法 パワー・マネジメント・コントローラー手法により、ランタイム中にアプリケーションをスリープモードに することができます。これにより、デザインの一部をオフにすることが可能になるので、ダイナミック電力 の消費量を削減します。アプリケーションは、1 ms 未満の高速ウェークアップ時間で再度有効にするこ とができます。. MAX 10 FPGA デバイスのアーキテクチャ 31.
(32) 1 MAX® 10 FPGA デバイスのアーキテクチャ. 1.11.4 ホットソケット MAX 10 デバイスは、ホットプラグイン、またはホットスワップとも呼ばれるホットソケット、ならびに、 外部デバイスの使用を伴わない電源シーケンスのサポートを提供します。システムの動作中にシステム 内のボード上で MAX 10 デバイスの挿入または取り外しをすることができます。これは、システムバス の動作やシステムに挿入されたボードには影響しません。 ホットソケット機能は、異なる電圧レベルのデバイスが組み合わされた PCB 上で MAX 10 デバイスを 使用する際に直面するいくつかの困難を取り除きます。 MAX 10 デバイスのホットソケット機能を用いると、適切なパワーアップ・シーケンスをボード上のデバ イスごとに保障する必要がなくなります。 MAX 10 デバイスのホットソケット機能は以下を提供します。 •. 外部コンポーネントまたはボードの操作を伴わない、ボードやデバイスの挿入と取り外し. •. あらゆるパワーアップ・シーケンスへのサポート. •. ホット・インサーション中に I/O バッファーがシステムバスに影響を与えない. 1.12 MAX10 FPGA デバイス・アーキテクチャの改訂履歴 日付. バージョン. 変更内容. 2017 年 2 月. 2017.02.21. 商標を「Intel」へ変更。. 2016 年 8 月. 2016.08.11. エンベデッド・マルチプライヤより重複した内容を削除。. 2016 年 5 月. 2016.05.13. • •. 内蔵オシレータの構造に関する情報を追加。 項を題名をクロック・ネットワークと PLL からクロッキングと PLL に変更。. •. 高速 LVDS 回路の情報を追加。. •. パワー・マネージメント・コントローラー手法およびホット・ソケットの情報を追加。. 2015 年 5 月. 2015.05.04. • •. 「内部コンフィグレーション」の図を削除。 「コンフィギュレーション」の「 MAX 10 デバイスの JTAG コンフィギュレーションおよ び内部コンフィギュレーションの概要」の図を追加。. 2014 年 12 月. 2014.12.15. •. ユーザー・フラッシュ・メモリーのアルテラのオンチップ・フラッシュ IP コア・ブロック 図を更新。 リンクを更新。. • 2014 年 9 月. MAX 10 FPGA デバイスのアーキテクチャ 32. 2014.09.22. 初版。.
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