低電源電圧ミリ波CMOS回路

低電源電圧ミリ波

CMOS

回路

藤島

実

†a)

_天川

_修平

†

_高塚

_弘隆

††

Low-Supply-Voltage Millimeter-Wave CMOS Circuits

Minoru FUJISHIMA

†a)

, Shuhei AMAKAWA

†

, and Hirotaka TAKATSUKA

††

あらまし 低電源電圧回路は，消費電力の低減のみならず，エナジーハーベスティングを用いた微弱電力動作 にも有効である．一方で，ミリ波帯におけるセンシングは車載のみならず産業応用にも徐々に浸透しつつある． 車載用途に要求されるような高信頼性の必要がない多くのセンサが超低消費電力で動作するようになるとミリ波 回路の応用はより広がる．しかし，従来は集積回路に用いられるトランジスタと回路の高周波性能は十分でなく， 低電源電圧でミリ波回路を実現することは困難であった．我々は，低電源電圧動作に適した Deeply Depleted Channel (DDC) プロセスと高周波特性を改善するための回路技術を適用することにより，0.5 V 以下で動作す るミリ波帯回路を実現した．本論文では，これらの技術について紹介したい． キーワード ミリ波，CMOS，集積回路，低消費電力，低電源電圧，MOSFET

1.

ま え が き

ミリ波は空港のセキュリティチェックや固定通信な ど産業用途と，集積回路を用いた車載レーダでの利用 が進んでいる．一方で，広帯域を利用可能であること から，高速ミリ波通信向け集積回路の研究も活発に行 われてきた．2020年にサービスが開始される第5世代 (5G)携帯電話では，多数の利用者に同時にギガビッ ト毎秒の通信環境が提供される．マイクロ波通信でも 毎秒1ギガビット以上のデータレートが達成でき，高 データレートだけでは付加価値が乏しくなりつつある ものの，指向性の強いミリ波はこのような用途には適 している．更に，モノのインターネット(IoT)による 新しいサービスを支えるための，環境情報取得用セン サのニーズが高まり，車載用途以外にもミリ波センサ が少しずつ利用されるようになっている．広い温度範 囲での動作を保証するなど高信頼が要求される車載用 途では，電圧を下げると動作余裕や雑音余裕が低下す †_{広島大学大学院先端物質科学研究科，東広島市}

Graduate School of Frontier Sciences of Matter, Hiroshima University, 1–3–1 Kagamiyama, Higashi-hiroshima-shi, 739– 8530 Japan

††_{三重富士通セミコンダクタ株式会社，横浜市}

Mie Fujitsu Semiconductor Ltd., 3–9–18 Shin-Yokohama, Kohoku-ku, Yokohama-shi, 222–0033 Japan

a) E-mail: [email protected] るため，低電源電圧動作に向いていない．一方で，多 数のセンサで環境全体の状況を把握するIoT向け用途 には，信頼性よりも低価格が重要となる．特に，小型 太陽電池，温度，振動などを用いて発電するエナジー ハーベスティングでは，低電源電圧動作が必須である． 一般に，周波数が高くなるにつれ，寄生容量と寄生 抵抗による損失が大きくなり，トランジスタの電力利 得が下がり，最終的には電力利得は1以下となる．こ の電力利得が1となる周波数fmax（単位電力利得周 波数，最大発振周波数）がトランジスタの性能指標 のうち，高周波回路設計を行う上で重要である．大 量生産に適したCMOS集積回路に用いられるシリコ ンMOSFETはガリウムヒ素やインジウムリンを用 いた化合物半導体トランジスタよりも高周波性能が劣 る．最先端の化合物半導体のfmaxは1 THzを超える 一方で，CMOS集積回路で用いられるMOSFETの fmaxは300 GHz程度にとどまる．例えば60 GHz帯 CMOS回路では，動作周波数の5倍程度しかマージン はない．また，バイアス電圧を下げると，全ての周波 数で電力利得が下がり，fmaxも低下する．このことが， ミリ波回路のバイアス電圧を下げ低消費電力化を実現 することの障害となっていた．CMOS集積回路を用い て低電源電圧ミリ波回路を実現するには，電源電圧を 下げても性能の劣化しないトランジスタと，低fmax でも動作する回路技術の開発が不可欠である．本論文

では，低電圧ミリ波回路を実現するためのトランジス タ技術と回路技術を紹介する．以下，2.では低電源 電圧で高周波性能の優れたDeeply depleted channel

(DDC)プロセスについて紹介する．3.でDDCプロ

セスを用いた回路を紹介し，4.でトランジスタの性能 を最大限引き出すためのニアfmax 回路設計技術を紹

介する．

2. Deeply Depleted Channel

プロセ

ス

90nm世代以降はトランジスタのゲート面積が小さ く，チャネル部分に存在する不純物数が少ない．そのた め不純物数の統計ばらつき(RDF: Random Dopant Fluctuation)によるトランジスタ特性のばらつきが顕 在化するようになった．RDFの影響を抑制するため，

Delta-doped MOS，FD-SOI (fully-depleted silicon on insulator)，Fin-FETなどの完全空乏型デバイス が提案されている[1]∼[3]．しかしFD-SOIはSOI基 板が高価であり，3次元構造をもつFin-FETは製造 プロセスが複雑になる．一方で，DDCトランジスタ はDelta-doped MOSの一種であり，既存のプレーナ 型CMOSプロセスで製造可能である． DDCトランジスタは図1のように，チャネル部に 不純物濃度の異なる複数の層が形成される．チャネル 表面近傍には不純物濃度が極めて低いシリコン層がエ ピタキシャル成長で形成され，RDFの影響を低減させ るとともにキャリアの移動度を向上させる[4]．これま でに提案されたチャネル部にエピタキシャルシリコン を用いた低濃度層を有するトランジスタ構造は選択的 エピタキシャルシリコンを使用したものであり[5], [6]， ファセット形成などの問題があった．DDCプロセス ではトレンチ型素子分離領域(STI: Shallow Trench

Isolation)形成前のウェーハ全面にエピタキシャルシ リコン層を成長させるため，ファセット形成の問題が なく，トランジスタ特性に影響する膜厚のばらつきが 図 1 DDCトランジスタ断面構造 小さく抑えられる[7]．しきい値調整層はトランジスタ のしきい値を制御するための不純物が導入された層で， 一つのLSIチップ内に複数のしきい値のトランジスタ を混在させることを可能にする．スクリーニング層は チャネル部分の空乏層を終端させる不純物層であり， プロセス設計の最適化によりDrain Induced Barrier

Lowering (DIBL)を抑制しトランジスタの出力抵抗 (Rout)を高くすることができる[4]． 図2に，電源電圧(VDD)1.2 Vに最適化した55 nm世 代Low-Power (LP) CMOSプロセスとVDD= 0.9 V に最適化した55 nm世代DDC CMOSプロセスを用 い，ゲート長60 nm，ゲート幅500 nmのNMOSFET のしきい値(Vth)ミスマッチの比較を示す．ミスマッ チの大きさを表すペルグロム係数は，LPプロセスの 2.30 mV·μmに対し，DDCプロセスは1.34 mV·μm と40%小さい．これは同じミスマッチのトランジスタ のペアが，DDCプロセスではLPプロセスのおよそ 1/3の面積で実現できることを意味する． 図3はVDDの変化によるVth 及び伝達コンダクタ 図 2 トランジスタのしきい値ミスマッチ 図 3 Vth及び gmの電源電圧依存性

図 4 電源電圧を変えたときの Id， gm−Vgs特性 ンス(gm)の変化を示す．Vth 及びgmは，それぞれ 定格電源電圧（LPプロセスでは1.2 V，DDCプロ セスでは0.9 V）の値を基準とし，基準値からの変化 を示している．ただし，gmはソース・ドレイン間に VDDを印加し，ゲート・ソース電圧が0 VからVDD の間で最大となる値を用いている．LPプロセスに比 べ，DDCプロセスのMOSFETではDIBL特性がよ くなるため，電源電圧を下げても，しきい値電圧の変 動は小さい．一方LPプロセスのMOSFETではVth の変動が大きいだけでなく，gmの落込みが顕著であ る．この原因を説明するため，図4にVDDを変えた ときのゲート電圧(Vgs)-ドレイン電流(Id)特性とgm 特性を示す．図4(b)中のマーカーはそれぞれの電源電 圧範囲内でのgmの最大値を示している．DIBLが小 さいDDCプロセスのMOSFETではしきい値電圧を 小さくすることが可能であり，ドレイン電流の立ち上 がり電圧が低い．MOSFETのドレイン電流特性に2 乗則を仮定すると，飽和領域でのgmは移動度とゲー トオーバドライブ電圧(= Vgs− Vth)の積に比例する． その結果，しきい値電圧が低くDIBLの小さなDDC 図 5 トランジスタの静特性 プロセスではgmが最大となる位置も低電圧側となり， その位置の電源電圧による変動も小さい．また，DDC プロセスでは電源電圧を下げても電源電圧以下でgm が最大となるVgsが存在する一方，LPプロセスでは gmが最大になるVgsが電源電圧以上になるため，電 源電圧を下げると特性劣化が大きくなる． 図5はMOSFETのId-Vds 特性とRout-Vds 特性 の 比 較 を 示 す．DIBL の 小 さ な DDCプ ロ セ ス の MOSFET は飽和特性が良く，LPプロセスと比較 してRoutも大きい．これはDIBLが抑制されている ことに加え，DDCプロセスでは短チャネル効果抑制 のためのハロー注入がなされていないことも影響して いる[7], [8]． 図6はMOSFETのfmaxの比較である．ソース・ ドレイン間に電源電圧を印加し，ゲート・ソース電圧は 電源電圧範囲内でgmが最大となる値に設定している． 電源電圧が0.7 V以上ではLPプロセスとDDCプロ セスのMOSFETのfmaxは280 GHzから300 GHz の範囲にありその差は小さいが，電圧を0.7 V以下に するとLPプロセスのfmaxは急激に低下する．一方

図 6 トランジスタの fmax DDCプロセスでは，電源電圧を0.5 Vまで下げても fmaxは260 GHzあり，V帯からW帯のミリ波回路 に適用可能な値である．これらの結果は図3のgmの 電源電圧依存性と対応しており，DDCプロセスの優 れた低電圧特性によるものである．

3.

低電圧動作ミリ波

CMOS

回路

我々は，DDCプロセスを用いることにより，0.5 V 動作の60 GHz帯及び76 GHz帯CMOS増幅回路を 実現した[9], [10]．一方で，ミリ波帯の魅力の一つは 広帯域を利用可能なことである．ここでは，低電源電 圧でミリ波広帯域回路を実現するための回路技術につ いて紹介する． MOSFETの高周波特性を劣化させる要因の一つが， ミラー効果により等価的に増幅回路の利得分拡大す るゲート・ドレイン間容量である．このゲート・ドレ イン間容量をキャンセルするために，差動増幅回路に クロスカップル容量を用いた負性容量帰還が使われる ことが多い[11]．しかし，差動増幅回路ではシングル エンド増幅回路の2倍の消費電力が必要となる．そ のため，電源電圧を下げることによる低消費電力化の 効果が小さくなる．そこで，我々は，差動増幅回路を 用いずゲート・ドレイン間容量をキャンセルするため の，伝送線路と容量を組み合わせた負性容量帰還技 術を提案した[12]．この手法を用いたゲート・ドレイ ン間容量キャンセル回路とその等価回路を図7に示 す．半波長伝送線路を用いることにより位相を反転す ることができるため，直列に接続された容量が等価的 に負性容量として機能する．この手法をDDCプロセ スに適用することにより0.5 V動作を実現したW帯 増幅回路[12]及びE帯増幅回路[13]を図8と図9に 示す．それぞれの消費電力は，12 mWと16 mWで 図 7 半波長伝送線路を用いた負性容量帰還回路（左）と その等価回路（右） 図 8 半波長伝送線路による負性容量帰還を利用した 0.5 V 動作 W 帯 CMOS 増幅回路のチップ写真（左）と その周波数特性（右） 図 9 半波長伝送線路による負性容量帰還を利用した 0.5 V 動作 E 帯 CMOS 増幅回路のチップ写真（左）とそ の周波数特性（右） ある．いずれも，電源電圧0.5 Vで広帯域動作が実現 されていることが分かる．また小信号増幅回路だけで はなく，発振回路[14]や電力増幅回路[15]についても DDC CMOSプロセスを用いることにより0.5 V以 下の電源電圧動作を実現した．

4.

ニア

f

_max

回路設計技術

3.では，負性容量帰還をDDC CMOSプロセスに 適用することにより，低電源動作を実現する回路を紹 介した．電源電圧を0.5 Vよりも更に下げたい場合や， W帯以上の例えば100 GHz以上の回路を0.5 V動作 させたい場合の負性容量帰還以外の回路技術を考えて みたい． 一般に，周波数をあげると，トランジスタはfmax

図 10 フィードバック付きトランジスタの一般的な表現． S は散乱行列，U は Mason の単方向利得，λ は S12/S21，k は安定係数，Gmaは MAG．プライ ム付きの諸量はフィードバックなしの値． を境に能動素子から受動素子に切り替わる．トランジ スタ1段当りの利得を例えば10 dB程度以上確保す るには，回路の動作周波数はfmaxよりも十分に低く なければならない．通常の高周波回路の動作周波数は， fmaxの1/4から1/5以下に設定される[16]．これに 対して，fmaxの半分程度以上の周波数で動作する回 路の報告が増えている[17], [18]．このような回路をニ アfmax回路と呼ぶことにしよう．ニアfmax回路研究 の背景には，テラヘルツのような非常に高い周波数へ の関心の高まりがあるが，本論文のテーマである低電 圧回路でもニアfmax回路設計技術が重要な役割を担 う．fmaxはバイアス電圧を下げると低下するので，回 路の動作周波数が特別に高くなくとも，結果的にニア fmax動作になりやすいからである．ニアfmaxにおけ るトランジスタの利得指標（具体的にはMasonの単 方向利得U [19]など）は10 dBを下回ることが多く， 実際の回路のトランジスタ1段当りの利得は更に低く なる．したがって，フィードバック等で利得を確保す ることがニアfmax回路設計の中心課題である． トランジスタを2ポートとみなし，これに図10の ごとく4ポートを取り付ければ，フィードバック回路 網付きトランジスタの一般的な表現となる．図中で は，フィードバックなしの諸量にはプライム()を付 してあり，フィードバック付きの対応する量にはプラ イムが付いていない．フィードバック付きの2ポート の利得がフィードバックなし利得より大きくなるよう にフィードバック4ポートを設計するのが，ここで解 きたい問題である．この4ポートの中身に制約がない と一般的な取り扱いは困難だが，4ポートが無損失か つ可逆(reciprocal)であると仮定すると理論的な取り 扱いが容易になる．ミリ波で無損失とみなし得る素子 の作成は困難だが，無損失かつ可逆という制約のもと で導出されるデザインは，初期解として十分に有用で ある． 以下ではフィードバック4ポート設計理論[20], [21] の概略を説明する．この理論はもともと Singhakow-intaとBoothroydが考案したものだが，彼らはfmax

付近で成り立たなくなる近似を行っていた[22], [23]． そ の 後 ，近 似 を せ ず に 厳 密 な 理 論 が 構 築 で き る こ とが示され[20]，また具体的な設計法が検討されつ つ[21], [24], [25]，現在に至る．ここで考える量は，ト ランジスタのSパラメータ S_ij ，Masonの利得U， 最大可用利得(maximum available gain, MAG)Gma，

安定係数k[26]である．また，補助的な量として

λ_{= S}

12/S21 なる複素数量も導入する．|1/λ| = Gms

は最大安定利得(maximum stable gain, MSG)であ る．導出は略すが，kとGmaはいずれもλとUを 使って表すことができる[20], [21]． k_(λ_{, U}_{) =} |1/λ|2+ 2 (U− 1) Re(1/λ) + 1 2|1/λ| U (1) Gma(λ, U) = |1/λ _| k₊



_k2_{− 1}



k≥ 1



(2) (2)の右辺にUは見えないが，(1)をとおしてUに 依存している． さて，トランジスタにフィードバック4ポートを接 続すると，一般にはλとUは変化してλとU にな る．その結果，kとGmaも変化し k(λ, U) = |1/λ| 2 + 2 (U− 1) Re(1/λ) + 1 2|1/λ| U (3) Gma(λ, U ) = |1/λ| k +√k2− 1 (k≥ 1) (4) となる．ここでもしフィードバック4ポートが無損失 かつ可逆ならば，Masonの利得はフィードバックの 有無にかかわらず同じ値をとる(U = U) [19]．この 条件のもとでは，フィードバック前後でλ→λなる変 化だけに着目すればいい．(3)と(4)でU を定数と みなせるから，(3)と(4)はいずれもλの張る複素平 面上の図形を表す．(3)はλ 平面上の等k曲線，(4) は等Gma曲線（円弧）である．λ平面上に等k曲線 と等Gma円弧を描くと，例えば図11のようになる． これを我々はMAG-kチャートと呼んでいる[21]．水

図 11 U = 2 (3 dB) の場合の MAG-k チャート．破線は 等 k 曲線．赤い円弧は等 MAG 線．黄色の領域は MAGが大きく，かつ安定性も優れる．等 MAG 線は常に円弧だが，等 k 曲線の形は U の値に依存 して変化する． 滴のような形の内側がk ≥ 1になっており，そこで のみGmaが定義される．原点(λ = 0)ではk→ ∞， Gma = Uになる．フィードバックなしのトランジス タではGma ∼= Uなので，4ポートをうまく設計して Gma> U になるRe(λ) < 0の領域にλをもっていけ れば利得が上がる．特に，等Gma円弧上でkが極大 値をとる実軸上（黄色の領域）が最も好ましい．この 黄色の領域内で実現されるGmaはkの関数として次 式で与えられる[20]． Gmax(k) = (k+1) U−1+



[(k + 1) U− 1]2− 1 k +√k2_{− 1} (5) (5)でk = 1とした結果が，無損失かつ可逆なフィード バックで達成できるGmaの最大値を与える[20], [22]． Gmax(1) = 2U− 1 + 2



U (U − 1) (6) これは図11の黄色の領域の左端で実現される．幾つ かのk値についてGmax(k)を計算した例を図12に 示す． フィードバック4ポートは，具体的には例えば図13 に示すような回路網を適宜組み合わせて構成する．図 中のサセプタンスBY，リアクタンスXZ，巻数比n の値をスイープすると，いずれの場合もλ 平面上で は軌跡が円弧を描く[21]．このような円の方程式も導 出されており[21]，フィードバック後の目標点λが決 まっていれば，図形的考察から必要なBY，XZ，nの 値を求めるための方程式も導出できる．値が決まって 図 12 fmax が 237 GHz の ト ラ ン ジ ス タ に 対 す る Gmax(k)の例

図 13 (a) Shunt-shuntフィードバック．(b) Series-series フィードバック．(c) タップ付きトランスフィード バック も，当然のことながら実現の仕方には自由度がある． λ_{を任意のλに移動するには，一般には2素子以上} が必要である．また，現実の素子値は任意には選べな いことや損失等も考慮して，デザインを決めることに なる．なお，図7の回路は図13(a)のBYとしてキャ パシタと伝送線路を採用したものとなっている．

5.

む す び

本論文では，DDCプロセスの概要と，低電圧向け 回路技術をDDCプロセスに適用した0.5 V動作する ミリ波帯CMOS回路を紹介した．また，回路の高周 波性能を更に高めるためのニアfmax技術を紹介した． 高周波MOSFETの微細化はいまだに続いているもの の，微細化によるトランジスタの高周波性能の向上は 望めなくなりつつある．しかしながら，微細化に頼ら なくても，本論文で紹介したような高周波性能を向上 させるためのデバイス技術や回路技術はこれからも進

展すると考えられる．このような技術の研究をこれか らも続けていくことが，将来の情報化社会の発展に貢 献すると期待している．

文 献

[1] C.H. Wann, K. Noda, T. Tanaka, M. Yoshida, and C. Hu, “A comparative study of advanced MOSFET concept,” IEEE Trans. Electron Devices, vol.43, no.10, pp.1742–1753, 1996.

[2] A. Asenov and S. Saini, “Suppression of random dopant-induced threshold voltage fluctuations in sub-0.1-μm MOSFET’s with epitaxial and δ-doped chan-nels,” IEEE Trans. Electron Devices, vol.46, no.8, pp.1718–1724, 1999.

[3] T.B. Hook, “Fully depleted devices for designers: FDSOI and FinFETs,” CICC, pp.1–7, 2012. [4] L.T. Clark, D. Zhao, and S.M. Thompson, “A

highly integrated 65-nm SoC process with enhanced power/performance of digital and analog circuits,” IEDM, pp.336–338, 2012.

[5] K. Noda, et al., “0.1-μm delta-doped MOSFET using post low-energy implanting selective epitaxy,” Symp. VLSI Technol., pp.19–20, 1994.

[6] T. Ohguro, et al., “0.18μm low voltage/low power RF CMOS with zero Vth analog MOSFETs made by un-doped epitaxial channel technique,” IEDM, pp.837– 840, 1997.

[7] K. Fujita, Y. Torii, M. Hori, J. Oh, L. Shifren, P. Ranade, M. Nakagawa, K. Okabe, T. Miyake, K. Ohkoshi, M. Kuramae, T. Mori, T. Tsuruta, S. Thompson, and T. Ema, “Advanced channel engi-neering achieving aggressive reduction of Vt variation for ultra-low-power applications,” IEDM, pp.749– 752, 2011.

[8] K.M. Cao, W. Liu, X. Jin, K. Vashanth, K. Green, J. Krick, T. Vrotsos, and C. Hu, “Modeling of pocket implanted MOSFETs for anomalous analog behav-ior,” IEDM, pp.171–174, 1999. [9] 竹川響弥，天川修平，吉田 毅，藤島 実，高野恭弥， “0.5 V動作 60 GHz 帯 CMOS 低雑音増幅器，”信学ソ （エレクトロニクス），C-12-9, Sept. 2017. [10] 竹川響弥，董 鋭冰，高野恭弥，天川修平，吉田 毅，藤 島 実，“0.5 V 動作 73–78 GHz 帯 CMOS 低雑音増幅 器，”信学総大，C-12-9, March 2018.

[11] J.A. Mataya, G.W. Haines, and S.B. Marshall, “IF amplifier using Cc compensated transistors,” IEEE J. Solid-State Circuits, vol.3, no.4, pp.401–407, 1968. [12] K. Katayama, S. Amakawa, K. Takano, T. Yoshida, M. Fujishima, K. Hisamitsu, and H. Takatsuka, “An 80–106 GHz CMOS amplifier with 0.5 V supply volt-age,” Radio Frequency Integrated Circuits Symp., pp.308–311, 2017. [13] 香原翔太，董 鋭冰，天川修平，吉田 毅，藤島 実，“2 種類の局所帰還を用いた W 帯 CMOS 増幅器の低雑音 化，”信学総大，C-12-8, March 2018. [14] 瀧脇朋也，藤島 実，吉田 毅，天川修平，高野恭弥，李 尚曄，“60 GHz 帯低電圧低消費電力 LC 電圧制御発振 器，”信学総大，C-12-26, 2018. [15] 香原翔太，高野恭弥，天川修平，吉田 毅，藤島 実， “60 GHz帯 CMOS 電力増幅回路の低電圧動作，”信学総 大，C-12-8, 2017.

[16] S. Voinigescu, High-Frequency Integrated Circuits, Cambridge University Press, 2013.

[17] O. Momeni, “A 260GHz amplifier with 9.2dB gain and−3.9dBm saturated power in 65nm CMOS,” Int.

Solid-State Circuits Conf., pp.140–141, Feb. 2013. [18] S. Moghadami, J. Isaac, and S. Ardalan, “A 0.2–

0.3 THz CMOS amplifier with tunable neutraliza-tion technique,” IEEE Trans. Terahertz Sci. Technol., vol.5, no.6, pp.1088–1093, Nov. 2015.

[19] S.J. Mason, “Power gain in feedback amplifier,” IRE Trans. Circuit Theory, vol.1, no.2, pp.20–25, June 1954.

[20] S. Amakawa, “Theory of gain and stability of small-signal amplifiers with lossless reciprocal feedback,” Asia-Pacific Microw. Conf., pp.1184–1186, Nov. 2014. [21] S. Amakawa and Y. Ito, “Graphical approach to anal-ysis and design of gain-boosted near-fmaxfeedback

amplifiers,” Eur. Microw. Conf., pp.1039–1042, Oct. 2016.

[22] A. Singhakowinta and A.R. Boothroyd, “On linear two-port amplifiers,” IEEE Trans. Circuit Theory, vol.11, no.1, p.169, March 1964.

[23] A. Singhakowinta and A.R. Boothroyd, “Gain ca-pability of two-port amplifiers,” Int. J. Electron., vol.21, no.6, pp.549–560, Nov. 1966.

[24] Z. Wang and P. Heydari, “A study of operating con-dition and design methods to achieve the upper limit of power gain in amplifiers at near-fmaxfrequencies,”

IEEE Trans. Circuits Syst. I, vol.64, no.2, pp.261– 271, Feb. 2017.

[25] H. Bameri and O. Momeni, “A high-gain mm-wave amplifier design: An analytical approach to power gain boosting,” IEEE J. Solid-State Circuits, vol.52, no.2, pp.357–370, Feb. 2017.

[26] J.M. Rollett, “Stability and power-gain invariants of linear twoports,” IRE Trans. Circuit Theory, vol.9, no.1, pp.29–32, March 1962; Correction, ibid., vol.10, no.1, p.107, March 1963.

（平成 30 年 2 月 20 日受付，4 月 19 日再受付， 8月 9 日公開）

藤島 実 （正員：フェロー） 1988東京大学・工学部卒．1993 同大大 学院工学系研究科博士課程了．同年同大工 学部助手，1999 年同大新領域創成科学研 究科助教授．1998 年から 2000 年ルーベ ンカソリック大学客員教員．2009 年より 広島大学先端物質科学研究科教授．現在ミ リ波・テラヘルツ集積回路の研究に従事． 天川 修平 （正員） 1995東京大学・工学部卒．2001 同大大 学院工学系研究科博士課程了．2010 より 広島大学先端物質科学研究科准教授．現在， マイクロ波工学，高周波集積回路の研究に 従事． 高塚 弘隆 1992東京工業大学・工学部卒．同年富 士通株式会社入社．以降 CMOS デバイス の開発に従事．現在，三重富士通セミコン ダクター株式会社にて半導体デバイスモデ リング，PDK 開発に従事．