電気回路の構成

アナログ・RF・CMOS集積回路設計における

ULSIデバイスプロセス技術への期待

東京工業大学

大学院理工学研究科

松澤 昭

内容

• 微細化とアナログ性能

‒ パイプライン型ADCを例として

• デバイスミスマッチとその補償回路技術

• RF・アナログ回路とデバイス技術

‒ インダクタなどの受動素子を中心として

研究室ホームページ http://www.ssc.pe.titech.ac.jp に関連資料が掲載されています。

Mixed signal

アナログ・RF・CMOSの方向性

Digital _RF Power Proximity data link Power Trans. Millimeter Signal processing Power processing

Interface to outside wireless

3D structure

On chip inductor

On chip antenna

Global Wire Transmission line

Inductor coupling Transformer

On chip inductor

for resonator

for energy storage

外部信号の処理、外部との通信、エネルギーの伝送などのために

アナログ・RF・CMOS技術が不可欠である。

微細化とアナログ性能

デジタル回路におけるスケーリング則

デジタル回路においてはデバイスの各パラメータを一定比率で縮小することにより 回路の速度が向上し、低電力・低コストが達成される。 tox L W

Scaling

_S

≈

₂

_{動作電圧も1/Sにする} 1/S2 消費電力（デバイス１つあたり） 1/S 回路遅延時間 1/S 電流 1 電界 1/S 電圧 S 不純物濃度 1/S 寸法： L, W, Tox Scaling Factor デバイスと回路のパラメータ 1/S2 消費電力（デバイス１つあたり） 1/S 回路遅延時間 1/S 電流 1 電界 1/S 電圧 S 不純物濃度 1/S 寸法： L, W, Tox Scaling Factor デバイスと回路のパラメータ _{微細化・低電圧化により、} ・高密度化(低コスト） ・高速化 ・低消費電力 が同時に達成される

微細化とf

_T,

動作電圧の予測

0 50 100 150 200 0.1 1 10 100 1000 1995 2000 2005 2010 2015 Year Operating Voltage Design rule f_T 0 50 100 150 200 0.1 1 10 100 1000 1995 2000 2005 2010 2015 Year Operating Voltage Design rule f_T 微細化によりCMOSのf_Tは200GHzを超え、60GHzのミリ波応用まで可能にしている 電源電圧は1V近辺であり、大幅には下がらない

L

v

f

s T

≈

_π

2

v_s: キャリアの飽和速度 L: チャネル長

アナログ回路の特性

容量負荷の_{OPアンプを標準的なアナログ回路として特性を記述し、} スケーリングの効果を検討する in+ v out-v_out+ 2V_eff V_dd-4V_eff 2V_eff V in-V_dd Vin+ v out-v_out+ 2V_eff V_dd-4V_eff 2V_eff V in-V_dd C_L V_{sig_max}

(

)

n ds m

r

g

G =

利得：

n: 増幅段数 L m

C

g

GBW

π

=

2

周波数特性：

SNR：

SNR ∝ CLVsig2 ds dd d

V

I

P ∝

消費電力：

微細化と利得

利得は微細化により急速に減少する

1) トランスコンダクタンス: g_{m V} eff=Vgs-VT: アナログ回路では一定にする 通常 0.2V∼0.15V程度 eff ds m V I g ≅ 2 g_mは電流により決定され、不変である。 2) ドレイン抵抗:r_ds L V I V r _A ds A ds = , ∝ 0 1 2 3 4 5 6 7 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 Vds[V] VA [V ] 90m 0.13μ 0.18μ 0.25μ 0.35μ eff A ds m ds ds A V V 2 g g G g I V = = ≈ 350nm 180nm 250nm 130nm 90nm デザインルールをパラメータとするときの_Vdsに対する_VA また低電圧にすることで低下する

s

r

_ds

∝

1

S: スケーリングファクター 通常 1.4

(

)

n ds m

r

g

G =

３_{) 利得} n

s

G

∝

1

パイプライン型ADC

現在の高速ADCの主力の変換方式はパイプライン型ADCであるが、

高いOPアンプ利得を必要とする。

12 bit: >82 dB

14 bit, >94dB

必要な利得(dB)は>6N+10である。 -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 1stage -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 2stage 1st _{out 2nd out} -+ + Op amp CMP DAC -+ + Op amp CMP DAC -+ + Op amp

Sample & Hold 1st stage _{2nd stage}

Cf

Cs

Cf

Cs

微細デバイスとドレイン抵抗

微細デバイスではポケット注入を用いていることにより、 チャネル長を伸ばしてもV_Aつまりはドレイン抵抗はあまり上がらない。 つまり、微細プロセスではDC利得が極めて上げにくいことを意味する。 ds A ds ds

_I

V

g

1

r

=

≈

eff A ds m ds m V V 2 g g r g Gain = = ≈ 1/5 !

D, Buss, et al., IEEE, Tran on ED,

ドレイン抵抗の改善

ショートチャネル効果の対策のために用いられるハロー注入は ドレイン抵抗を下げ、増幅器の利得を低下させる。 そこで、アナログ回路に用いるトランジスタのみハロー注入を行わない方法を取った Halo注入 Halo注入が無いとき Halo注入をしたとき M. Boulemnakher, E. Andre, J. Roux, F. Paillardet,

”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.

アナログ特性の改善

低電圧動作ではスイッチのオン抵抗が高くなり、スイッチング速度が低下する また、オン抵抗の電圧依存性が強まり、歪みが増加する。

この技術はスイッチのオン抵抗を下げることにも有効である。

Lmin (HPA)=0.14um Ron versus input (Vin)

Vin [V] Ron [Ohms] Vt versus length ( L) Vt [V] L [ µ m] w=cste 50 100 150 200 250 0,3 0,5 0,7 0,9 Ron HPA Ron LVT 0,15 0,25 0,35 0,45 0,55 0,65 0,75 0 0,2 0,4 0,6 0,8 1 HPA LVT

M. Boulemnakher, E. Andre, J. Roux, F. Paillardet, ”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.

性能比較

この結果、SA ADC並の62fJ/Conv. stepの低いFoMを達成した。

ST CMOS 65nm Technology 0.07mm^2 Active area +/-0.2 LSB INL +/-0.1 LSB DNL 59dB SNDR 4.5mW Power Consumption 1.0Vppd Input range 100MS/s Sampling speed 10 bit Resolution ST CMOS 65nm Technology 0.07mm^2 Active area +/-0.2 LSB INL +/-0.1 LSB DNL 59dB SNDR 4.5mW Power Consumption 1.0Vppd Input range 100MS/s Sampling speed 10 bit Resolution FoM= 62fJ/conv.-step M.Yoshioka ISSCC-2007 0.17 55 6.5 80 0.8 90 Tech (nm) VDD (V) Fs (MHz) Power (mW) SNDR (dB) FOM (pj/step) References 130 1.2 120 90 57.1 1.25 B.Hemes ISSCC-2004 90 1.2 12 3.3 52.6 0.76 R.Wang ISSCC-2005 90 1.2 100 35 56.9 0.6 G.Geelen ISSCC-2006 90 1.0 100 33 55.3 0.69 K.Honda JSSCC-2007 65 1.2 100 4.5 59 0.062 This work M.Yoshioka ISSCC-2007 0.17 55 6.5 80 0.8 90 Tech (nm) VDD (V) Fs (MHz) Power (mW) SNDR (dB) FOM (pj/step) References 130 1.2 120 90 57.1 1.25 B.Hemes ISSCC-2004 90 1.2 12 3.3 52.6 0.76 R.Wang ISSCC-2005 90 1.2 100 35 56.9 0.6 G.Geelen ISSCC-2006 90 1.0 100 33 55.3 0.69 K.Honda JSSCC-2007 65 1.2 100 4.5 59 0.062 This work

M. Boulemnakher, E. Andre, J. Roux, F. Paillardet, ”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.

微細化とアナログ周波数特性

SNRを要求しなければ、微細化によりアナログ回路の周波数特性や速度は向上する。 ５）利得帯域幅積： L m

C

g

GBW

π

=

2

負荷容量が変わらなければ一定 2 2

1

1

1

s

s

s

s

LW

C

C

_p

∝

_ox

∝

×

×

=

2

2

C

s

g

GBW

p m

∝

π

=

ox C L W _∝ 1 ４_{) 寄生容量} 寄生容量で決まるときは急上昇 I_sink R R I_sink R R 0 5 10 15 20 0.1 0.2 0.3 0.4 0.5 R e la ti v e b a n d w id th Feature size ( )µm 0 5 10 15 20 0.1 0.2 0.3 0.4 0.5 R e la ti v e b a n d w id th Feature size ( )µm Feature size ( )µm 比較器の速度 比較器回路

微細化とトランジスタの容量

μC_oxV_eff 2 Ids

L 2 W =

(b)C_{pi_N}, C_{pi_P,}C_po[fF/mA],ω_{p2_N},ω_{p2_P}[GHz] (a)W_N,W_P[μm/mA],V_{A_N}, V_{A_P}[V]

D G S B gd C C_db gs C C_sb db C ds I V_eff=0.175V DR DR L[μm] 0.1 0.2 0.3 0.4 0.5 1 10 100 1000 C_gd C_gs Cap. [fF/mA],f T [GHz] W[ μ m/mA] f_T W 2

/

1 S

S: Scaling factor 微細化により同一V_eff, I_dsにおけるトランジスタの容量が減少する。

微細化とSNR, 消費電力

a) 一定の信号振幅が確保できればC_Lは一定 b) 微細化による電源電圧の減少により信号振幅を 下げざるを得ない場合は_CLは上昇

kT

V

C

SNR

L sig 2

∝

2 2

s

SNR

V

C

_L

∝

sig

∝

７）_SNR： ds dd d

V

I

P ∝

８) 消費電力：

s

P

_d

∝

1

低_{SNRの場合 a) gm}および_CLが一定とすると 3

1

s

P

_d

∝

C_pで決まるときは 低電圧化に伴い消費電力は下がる 高_{SNRの場合 b) 低信号振幅により容量を上げざるを得ない場合}

s

P

_d

∝

2

s

C

GBW

g

I

_ds

∝

_m

∝

⋅

_L

∝

低電圧化に伴い消費電力は上がる

低電圧動作における本質的問題

低電圧動作により、どんなデバイスでもSNRは劣化する。 また、低電圧動作において高SNRを維持するためには容量が大きくなる。 こなため、速度、周波数特性は劣化する。 n: configuration coefficient 0.1 1 10 100 50 60 70 80 90 100 95.918 51.938 SNRC 1 2( , C, ) SNRC 2 2( , C, ) SNRC 3 2( , C, ) SNRC 5 2( , C, ) 100 0.1 C 14bit 12bit 10bit 0.1 1 10 100 VFS=5V V_FS=3V V_FS=2V V_FS=1V n=2 SNR (dB) Capacitance (pF)

(

)

C kT 2 d CR 1 1 kTR 4 v2 ₂ n = + =

∫

π ω ω ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ = nkT 8 CV log 10 ) dB ( SNR FS2

熱エネルギー

信号の電気エネルギー

=

∝

kT

CV

SNR

FS 2 R C_L R C_L C_L v_out φ v_n v_n

微細化と信号まわりの容量

高SNRの信号ほど、低電圧の回路ほど大きな容量を必要とする。 2 19

2

10

66

.

1

_⎟

⎟

⎠

⎞

⎜

⎜

⎝

⎛

×

≥

− sig N o

V

C

0.001 0.01 0.1 1 10 100 1000 0.1 0.5 0.05 C o [pF] 8bit 10bit 12bit 14bit

V_in+ vout v

out-+ _V dd-4Veff 2V eff 2V_eff V in-V_dd Output signal range Gain Boost amp. 5.2V 3.6V 2.2V 1.6V 1.0V V_{sig_pp} 3.3V 2.5V 1.8V 1.5V 1.2V V_dd 0.35μm 0.25μm 0.18μm 0.13μm 90nm 5.2V 3.6V 2.2V 1.6V 1.0V V_{sig_pp} 3.3V 2.5V 1.8V 1.5V 1.2V V_dd 0.35μm 0.25μm 0.18μm 0.13μm 90nm DR[μm]

微細化とパイプライン型ADCの性能

12bit 1 10 100 1000 10000 0.01 0.1 1 10 Ids[mA] fc [M Hz] 90nm 0.13μm 0.18μm 0.25μm 0.35μm ８bit 1 10 100 1000 10000 0.01 0.1 1 10 Ids[mA] fc [M Hz ] 90nm 0.13μm 0.18μm 0.25μm 0.35μm 10bit 0.1 1 10 100 1000 0.01 0.1 1 10 Ids[mA] fc [M Hz ] 90nm 0.13μm 0.18μm 0.25μm 0.35μm 12bit 0.01 0.1 1 10 100 0.01 0.1 1 10 Ids[mA] fc [M Hz] 90nm 0.13μm 0.18μm 0.25μm 0.35μm 14bit 低分解能では微細化が有効だが、高分解能では必ずしも有効とは言えない。

逐次比較型 ADC

微細化によるOPアンプの性能劣化により、

OPアンプを用いないADCの開発が盛んになっている。

バイナリーサーチのアルゴリズムを用いたものが逐次比較型ADCである。 OPアンプを用いないので元々低電力であるが 高速化・高精度化が必要 ・比較的高精度 16bit程度 ・低消費電力（OPアンプを使用しない） ・低速（マルチサイクル） 2 C 4 C 8 C 16 C 16 C C V_DAC Vin V_FS 2 1 V_FS 2 1 _V FS 4 1 + V_FS 2 1 _V FS 8 1 + V_FS 2 1 _V FS 8 1 + VFS 16 1 + b₁=1 b₁=1 b₂=0 bb1₂= b=03= 1 bb1₂= b=03= b4= 1 CMP_in V_DAC Vin V_FS 2 1 V_FS 2 1 _V FS 4 1 + V_FS 2 1 _V FS 8 1 + V_FS 2 1 _V FS 8 1 + VFS 16 1 + b₁=1 b₁=1 b₂=0 bb1₂= b=03= 1 bb1₂= b=03= b4= 1 CMP_in

SA ADCの開発状況

SA ADCは高分解能から高速まですべての領域で開発が進められている。 FoMは３年間で1/200まで低下した。 実効変換ステップ 変換周波数 消費電力 × = FoM Courtesy Y. Kuramochi FoM 0.1 1 10 100 1000 2005 2006 2007 2008 2009 2010 Year F o M[ fJ /con v .s tep ]

SAR ADC Power vs Sampling Freq.

0.001 0.01 0.1 1 10 100 1000 10000 0.1 1 10 100 1000 10000 100000 Sampling Freq.[MSps] Po w e r[ m W ] _14bit 12bit 10-9bit 7-5bit ISSCC2008 ３年間で FoMは 1/200に減少 1/200

65fJ/conv. を達成した逐次比較型ADC

あらかじめ参照電圧を重み付けされた容量に保存しておき V_QP, V_QN間を比較して極性を変えながら接続することで逐次比較を実現する。 参照電圧の逐次印加が不要なのでセットリングが速く、バッファが要らないので低電力 DD i U i REF 2 C V Q =

∑

⋅ Sample VTP

Track Reset Comp

Result B[0..N-1] INp Pre-charge cn cp CU M=2N-1 4 2 1 INn CLK cp[0..N-2] cn[0..N-2] VQP VQN VTN CSP CSN CTP CTN SAR Controller

J. Craninckx and G. Van der Plas,

“A 65fJ/Conversion-Step 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.246-247, Feb. 2007.

逐次変換の方法

1. 差動入力信号をC_sp, C_snに保存し、V_QP, V_QN間を比較してMSBを決定する。 2. MSBの状態に応じて容量128Cuの接続極性を切り替えてC_sp, C_snに接続 3. 減少した差動電位を比較してMSB-1 bitを決定、以下繰り返す Precharge Track Sample VQp VQn Compare c0p c0n Precharge CSP VQP CSN c0n c0p c0p c0n VQN 128CU DD U IN S _{V 128 C V} 2 C Q = × − ⋅ × Pre c ha rge ... V C 64 V C 128 V 2 C Q DD U DD U IN S ± × ⋅ + × ⋅ − × =

評価結果

1k 10k 100k 1M 10M 6 7 8 9 Input frequency [Hz] EN O B Fs = 50MS/s P = 725µW 変換周波数20MHzで ナイキスト周波数まで 7.8bit の有効ビットを達成 20MHzで0.3mW FoM=65fJ/stepの驚異的な低FoMを達 成

FoM=65fJ/stepの驚異的な低FoMを達成

90nm CMOS 1V動作 -Yes Yes 65 0.29 7.8 20 CS-SAR This work -Yes No 220 2.65 5.3 300 SAR 31.5 -160 2.5 3.7 1250 Flash 31.1 -510 15 9.2 50 PL 12.7 -No No 170 0.025 10.5 0.1 SAR 12.5 -760 2.5 8.7 7.9 PL-CBSC 12.4 -440 30 10.4 50 Subr. 12.3 -570 39 9.4 100 PL 12.1 No No -500 13.8 12.6 4.4 ∆Σ 3.4 Yes Yes -300 50 12 40 CT∆Σ 3.1 Dec. Clock Ref. FoM includes FoM [fJ] P [mW] ENOB Fs [MS/s] Arch. ISSCC06 Paper # -Yes Yes 65 0.29 7.8 20 CS-SAR This work -Yes No 220 2.65 5.3 300 SAR 31.5 -160 2.5 3.7 1250 Flash 31.1 -510 15 9.2 50 PL 12.7 -No No 170 0.025 10.5 0.1 SAR 12.5 -760 2.5 8.7 7.9 PL-CBSC 12.4 -440 30 10.4 50 Subr. 12.3 -570 39 9.4 100 PL 12.1 No No -500 13.8 12.6 4.4 ∆Σ 3.4 Yes Yes -300 50 12 40 CT∆Σ 3.1 Dec. Clock Ref. FoM includes FoM [fJ] P [mW] ENOB Fs [MS/s] Arch. ISSCC06 Paper #

高精度逐次比較型ADC

高精度化のために比較器の前に増幅器を配した セグメント型容量アレーにより単調性を確保

容量を用いたセグメント型DAC

増幅器

M. Hesener, A. Hanneberg, D. Herbison, F. Kuttner, and H. Wenske, “A 14b 40MS/s Redundant DAR ADC with 480MHz Clock in 0.13um,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.248-249, Feb. 2007.

評価結果

FoM=140fJ/step

変換周波数40MHzにて実効分解能13.5bitを66mWで達成。 （非常に完成度が高い発表である）

0.13um CMOS

66mW

Total power

17mW

Digital power

49mW

Analog power

480MHz

Internal clock

frequency

40MHz

Sample

frequency

±0.9V diff.

Input range

1.5V

Supply voltage

66mW

Total power

17mW

Digital power

49mW

Analog power

480MHz

Internal clock

frequency

40MHz

Sample

frequency

±0.9V diff.

Input range

1.5V

Supply voltage

MOSのV

_T

ばらつきと1/fノイズ

ウエファー内でのV

_T

変動

2 3 4 5 6 7 8 9 10 3 4 5 6 7 8 9 10 0.54 0.55 0.56 0.57 0.58 0.59 0.60 Vtn W/L=3.8/0.38 2 3 4 5 6 7 8 9 10 3 4 5 6 7 8 9 10 0.66 0.67 0.68 0.69 0.70 0.71 0.72 Vt W/L=40/4 Vt =686±7mV Vt =575±18mV 小さなトランジスタのVTばらつきはランダムであるが、 大きなデバイスでは面内傾斜が見えてくる

V

_T

ミスマッチ

V_Tミスマッチを小さくするには大きなゲート面積が必要、しかし性能劣化を招く LW T VT ∝ ox ∆

(

)

LW T V OX T 2 2 _∝ ∆

0.13um: Morifuji, et al., IEDM 2000 0.4um : My data 1 10 100 1 .103 0.1 1 10 100 δVT LW( ) 0 δVT LW( ) 1 δVT LW( ) 2 LW 0.1 1 10 100

)

mV

(

V

_T

∆

) m ( LW

µ

2 1 10 100 1000 0.4um Nch

0.13um Nch In w/o Halo* 0.13um Nch Boron, w. Halo

DACにおけるV

_T

ミスマッチの影響

V_Tミスマッチは電流ミスマッチを引き起こす。 高分解能のものほど小さなミスマッチが不可欠。 0 i I +∆ I +∆i1 I +∆i2 I +∆i2N−1 N

2

C

2

1

I

)

I

(

_≈

σ

N: resolution

C: Constant determined by INL yield

N

I

I

2

1

)

(

2

_∝

⎟

⎠

⎞

⎜

⎝

⎛ σ

6 8 10 12 14 1 .10 3 0.01 0.1 sigma 3.0 N( , ) sigma 2 N( , ) sigma 1.3 N( , ) sigma 0.8 N( , ) N 90% 50% 10% 99.7%

Van den Bosch,.. Kluwer 2004

INL yield 6 8 10 14 10 1 0.1 12 Current mismat ch ( % ) Resolution (bit)

ミスマッチ電流とトランジスタサイズ

電流ミスマッチを小さくするには長いチャネル長が必要

(

)

2 T gs ds

V

V

L

W

'

K

I

=

−

⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ∂ ∂ + ∂ ∂ + ∂ ∂ = L W L W I ' K ' K I V V I I ds ds T T ds ds ∆ ∆ ∆ ∆ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ + + − − = L W L W ' K ' K V V V 2 I I T gs T ds ds ∆ ∆ ∆ ∆ WL 2 2 ' K VT T L 1 W 1 A L W L W LW A ' K ' K LW A V + = ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ≈ ≈ ∆ ∆ ∆ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = − L W ' K I V V ds T gs Mismatch 2 2 2 2 WL 2 K ds 2 2 VT 2 ds ds

L

1

W

1

A

WL

A

I

L

A

'

K

4

I

I

⎟

⎠

⎞

⎜

⎝

⎛

₊

+

+

=

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

_∆

容量ミスマッチ

パイプライン型ADCやSAR型ADCの精度は容量ミスマッチで決まる。 高分解能のADCほど大きな容量が必要。 Cf Comp DAC G Cs Vin Vo VDAC S1f S1s S2f S2s DAC f s f s in o _C V C C C V V _⎟⎟− ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ + ≅ 1 N C C 2 1 < ∆ ) ( 4 10 2 ) ( pF C C C _{σ =} × − ∆

(

in DAC

)

f f s s o V V C C C C V _⎟⎟ − ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ∆ − ∆ = ∆ 12 bit 10 bit 14 bit 12 bit 10 bit 14 bit 1 0.1 0.01 0.001 0.1 1 10 100 Capacitance (pF) Mismat ch ( % ) DAC in o V V V ≅ 2 −

高精度アナログ回路の課題

高精度アナログ回路ではデバイスの面積が大きくなる。したがってコスト増の他、 容量の増大により周波数特性劣化と消費電力増大を招く。 Large Power dissipation Large Power dissipation Large capacitance Expensive cost Expensive cost High precision circuits High precision circuits Small mismatch Small

mismatch _{Gate size}Large Large Gate size Large area Low cutoff frequency Low cutoff frequency Large capacitance

微細化とアナ・デジ混載LSIのコスト

アナログ回路、特に高精度、低ノイズの回路は大きな面積を必要とするため、 微細化しても小さくなりにくい。 このことは微細化によりコストが増大することを意味する。 アナログ回路ブロックの面積削減が重要である。 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

0.35um 0.25um 0.18um 0.13um

Chip area

I/O Analog Digital 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

0.35um 0.25um 0.18um 0.13um

Chip area

I/O Analog Digital 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

0.35um 0.25um 0.18um 0.13um

（0.35um : 1）

Chip cost

Wafer cost increases 1.3x for one generation

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

0.35um 0.25um 0.18um 0.13um

（0.35um : 1）

Chip cost

Wafer cost increases 1.3x for one generation

デジタル補正技術

デジタル補正技術により、小さなデバイスを用いても高精度化が可能となった。 従来と比べ、面積は1/50, 消費電力は1/20を達成。 しかしこの方法は外部に高精度ADCが必要なため、非現実的である。 INL DNL 14bit DAC +/- 9 LSB +/- 0.4 LSB +/- 5 LSB +/- 0.35 LSB Before After 14b 100MS/s DAC 1.5V, 17mW, 0.1mm2_{, 0.13um} SFDR=82dB at 0.9MHz, 62dB at 42.5MHz

Area: 1/50

Pd: 1/20

Y. Cong and R. L. Geiger,

デジタル補正を用いた DACの構成

外部に高精度ADCが必要なのが難点

14bit 100MHz DAC

External ADC

Compensation circuits

Y. Cong and R. L. Geiger,

比較器を用いたDACの高精度化技術

内部比較器を用いることでデジタル補正が可能である。 i m i n m n m + = + + =

∑

2 1 2 1 2 1 1

Nature of binary weighted values

R_L V_out Main DAC Cal DAC 2 o I ± 4 o I ± ₁ 2 − ± I_No N o I 2 ± ₁ 2 − + ± _NIo_j i j N o I + − ± 2 2 2 − + ± _NIo_j i j No I + − ± 2 Comparator Logic Data in 8 8 7 6 5 4 ₂ 1 2 1 2 1 2 1 2 1 2 1 _{= + + + +}

1) Measure LSB value by CAL DAC with certain accuracy.

N o

I

2

2) Measure the error of each current source by comparator with binary search .

14 14 13 12 12 14 14 13 13 1 2 2 2 2 ' 2 2 2 ' 2 2 2 ' o o o o o o o N o m N n m n o m o m I I I I I I I I I I I I I − − − = δ − − = δ − − = δ

∑

− = +

3) Compensate the errors by digitally

DACの構成とチップ写真

Yusuke Ikeda, Matthias Frey, and Akira Matsuzawa "A 14-bit 100-MS/s Digitally Calibrated Binary-Weighted Current-Steering CMOS DAC without Calibration ADC"

A-SSCC, 13-3, pp 356-359, Korea, Jeju, Nov, 2007.

計測した誤差量をデジタル値でメモリの蓄えておき、 入力コードにデジタル的に加算する。

キャリブレーションの効果

0 5000 10000 15000 -0.5 -0.4 -0.3 -0.2 -0.1 0 0.1 0.2 0.3 code IN L( L SB) 0 5000 10000 15000 -8 -6 -4 -2 0 2 4 6 8 デジタルキャリブレーションにより リニアリティが大幅に向上し、 歪みが14dBも向上。 code IN L( LS B ) 0 5000 10000 15000 -4 -2 0 2 4 6 8 code D N L( LS B ) 0 5000 10000 15000 -0.4 -0.3 -0.2 -0.1 0 0.1 0.2 0.3 code D N L( LS B)

Before Calibration After Calibration

0 4 8 -4 -8 0 4 8 -4 -8 0 0.2 -0.2 -0.4 0 0.2 -0.2 -0.4 0 5000 10000 15000 0 5000 10000 15000 0 5000 10000 15000 0 5000 10000 15000 INL (L S B ) D N L (L SB) 0 5000 10000 15000 -0.5 -0.4 -0.3 -0.2 -0.1 0 0.1 0.2 0.3 code IN L( L SB) 0 5000 10000 15000 -8 -6 -4 -2 0 2 4 6 8 code IN L( LS B ) 0 5000 10000 15000 -4 -2 0 2 4 6 8 code D N L( LS B ) 0 5000 10000 15000 -0.4 -0.3 -0.2 -0.1 0 0.1 0.2 0.3 code D N L( LS B)

Before Calibration After Calibration

0 4 8 -4 -8 0 4 8 -4 -8 0 0.2 -0.2 -0.4 0 0.2 -0.2 -0.4 0 5000 10000 15000 0 5000 10000 15000 0 5000 10000 15000 0 5000 10000 15000 INL (L S B ) D N L (L SB) INL>6LSB _INL<0.5LSB DNL>6LSB DNL>0.3LSB Tecnology 0.18 um CMOS Resolution 14 bit Update Rate 100 MSps Full-Scale Current 11.5 mA Supply Voltage 1.8 V

SFDR (Before Calibration) 69.2 dBc @fsig=6kHz SFDR (After Calibration) 83.4 dBc @fsig=6kHz 46.6 dBc @fsig=30MHz Power Consumption 79.2 mW (analog)

5 mW (digital) Active Area _{0.74 mm}2

比較器のデジタルキャリブレーション

比較器のオフセット電圧をキャリブレーションする回路技術が盛んになっている。 キャリブレーションにより30mV程度のオフセットばらつきが1mV程度に改善されるが、 面積の増大やキャリブレーション期間の確保などの課題がある。 V_in+ V_in -V_{com V} com Latched CMP Logic Comp_out C_CAL C_s C_CAL C_s V_max V_min V_max V_min C_CAL=10 C_s CAL circuits I ∆ I ∆ − I∆ − V ∆

“A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC”

1/fノイズ

1/fノイズは信号品質を劣化させるため抑制する必要がある。 しかしながら、面積増大を招くため、ノイズ係数の小さなデバイスが望まれる。

f

WL

C

K

S

ox V_G

1

⋅

=

∆

Gate Oxide Gate Oxide

Si Si

Trap _Trap

Drain current

チョッパー技術

チョッパー技術により1/fノイズを減少させることは可能だが、広帯域化が困難である。 -+ + -+Vn -Vn

G

V

in

Φ

s Φs

V

out ( s) Nin s odd n n Nout G f nf S f nf n f S ⎟ − − ⎠ ⎞ ⎜ ⎝ ⎛ π =

∑

∞ −∞ = 2 : 2 2 ) ( 1 2 ) (

Signal _{Signal + Noise Signal is reconstructed}

Noise is filtered out

1/f noise

1/f noise

Signal

Chopped noise

Signal

Signal _{Chopper freq.} LPF

C. C. Enz, E. A. Vittoz, and F. Krummenacher, IEEE Journal of Solid-State Circuits,

Vol. 22, No. 3, pp. 335-342, June 1987

Chopper freq.=1KHz

W/ chopper W/O chopper

微細化とノイズ

ゲート電流

ゲート酸化膜が2nm以下になるころからトンネリングリーク電流が顕著になった. S&H回路やSCF回路では低速動作の場合にスイッチのリーク電流に注意する必要がある thickness EOT SiO

ε

ε

₂ = しばらくは凌げる しかしいずれ高誘電体 膜にして物理膜厚を厚 くする必要がある しばらくは凌げる しかしいずれ高誘電体 膜にして物理膜厚を厚 くする必要がある 窒化膜の導入で緩和される。

EOT (Equivalent Oxide Thickness)等価酸化膜厚

RF・アナログ回路とデバイス技術

オンチップ容量の進歩

オンチップ容量の進歩は著しく、容量密度は_{10倍になった。}

バラクタの容量可変範囲も３倍になっている。

多層配線を用いた容量

配線の多層化に伴い、配線を用いた容量も現実的になった

z

櫛歯型等多種類利用される

z

MIMにくらべ、ばらつき(ミスマッチ)が小さい

Capacitor characteristic:

• 2fF/um² (5 stacked metal layers)

• ΔC/C = 1/5000

M. Boulemnakher, et al., ISSCC 2008.

RF回路におけるインダクタ

RF回路の基本性能はインダクタが決定する。高いQのインダクタが必要である。

オンチップインダクタのQは10前後が一般的である。 L C L C V_c V_b V_o V_o 2

1

Q

S ∝

φ

Q

I

∝

1

Phase noise Current l

R

L

Q

=

ω

cycle loss electric magnetic E E E Q / 2 1 ) ( ⋅ − π = ω R_l L C

LC

1

0

=

ω

Resonator On chip inductor

インダクタに対する要求

抵抗の少ない厚膜メタル、小さな寄生容量、低基板ロス（高抵抗）がポイント

High L/R and L/C ratio is needed

再配線層を用いたインダクタ

ウエハレベル・チップスケールパッケージ(WL-CSP)技術の利用

• ウエハの状態のままで銅の再配

線、電極端子形成、および樹脂封

止を行い、その後チップサイズに

切り分けるパッケージ技術

• ICチップと同一サイズでパッケー

ジング可能

低コスト 厚いメタル(10um)&絶縁膜(10um) =低損失な受動素子

WLPインダクタの特性

WLPインダクタは高いQ値を実現可能．

TSMC 0.18um RF option M6(最上層) Al layer Q_max: 10 再配線層 M2(最上層) Cu layer 外径540um, 2turn Q_max:40

再配線層インダクタ

オンチップインダクタ

小林他(東工大益研):通信学会総合大会2008

WLPインダクタを用いた発振器

WLP

1.91GHz発振

位相雑音 -134dBc/Hz@1MHz

CMOSインダクタと比較して7dB改善

電力換算で80%の削減

コア回路 CMOS0.18µm 小林他(東工大益研):通信学会総合大会2008

インダクタ応用：誘導結合によるチップ間データ伝送

インダクタ間の結合により積層チップのチップ間高速データ伝送が可能になった。

dt

di

L

dt

di

M

v

dt

di

M

dt

di

L

v

2 2 1 2 2 1 1 1

+

=

+

=

v₁ v₂ i₁ i₂ M L₁ L₂ dt di M v 1 2 = 3 2 1 x L L M ∝

N. Miura, et. al., IEEE, Journal of Solid-State Circuits, Vol. 41, No. 1, pp. 23-34, Jan. 2006.

誘導結合によるチップ間データ伝送

1Gbps/chanel の超高速信号伝送を140fJ/bの少ない伝送エネルギーで達成

Data rate: 1Gbps/ch

Energy consumption:140fJ/b N. Miura, et. al., IEEE, Journal of Solid-State Circuits, Vol. 41, No. 1, pp. 23-34, Jan. 2006.

オンチップマイクロ電源回路

チップ上の各ブロックに電力を供給するマイクロ電源回路の研究がなされている。 オンチップインダクタは小さいため、スイッチング周波数を数100MHzに高めている。 インダクタンス増大のため磁性薄膜の導入が検討されている。 in off on on out V T T T V + = L _C R_L V_in V_out I_L T_on T_off CTRL 2 2 2 , 2 1 LI f P LI E_L = _L = Lf I_L ∝ 1 ∆ ns R L r = 900, = 50 µ R fL Q = 2π

60GHz ミリ波CMOSレシーバー

CMOSの微細化により60GHzの無線伝送が可能に

90nm CMOSを用いて60GHzのレシーバーを実現

B. Razavi“A mm-Wave CMOS Heterodyne Receiver with On-Chip LO and Driver,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.188-189, Feb. 2007.

トランスミッションラインの応用

ミリ波では波長が短いためトランスミッションラインが使用できる。 インピーダンス整合や共振器、発振器として使用できる。

d

jZ

Z

d

jZ

Z

Z

Z

l l in

₊

_β

β

+

=

tan

tan

0 0 0 Z_in Z_{o ZL} d 0 4⎟_⎠ = ∞ = ⎞ ⎜ ⎝ ⎛ λ l in whenZ Z resonator l in

Z

Z

Z

02

4

⎟

_⎠

=

⎞

⎜

⎝

⎛ λ

ミリ波 オンチップ フェーズドアレーシステム

ミリ波では波長が数mmになるので、チップ上にアンテナを集積することが可能 給電位相の変化により電子的にビームフォーミング可能

オンチップ上に４つのアンテナを配置

A. Natarajan, et. al., IEEE, Journal of Solid-State Circuits, Vol. 40, No. 12, pp. 2502-2514, Dec. 2005. A. Natarajan, et. al., IEEE, Journal of Solid-State Circuits, Vol. 41, No. 12, pp. 2807-2819, Dec. 2006.

配線技術の様々な応用

配線技術の活用により様々な応用が可能になる

Z_in Z_{o ZL} d

Wire

Antenna

Transformer

Wire line

Wireless (EM wave)

Wireless (Magnetic)

Interconnection

Energy conversion

Metallization

Resonator

Transmission line

まとめ その１

• 微細化とアナログ特性

‒ 微細化によるf

_T

向上で60GHzなどミリ波応用が可能に

‒ 低電圧動作により本質的にSNRが劣化

‒ 利得の低下によりパイプライン型ADCなどが性能劣化

‒ 逐次比較型ADCなど、OPアンプを用いないADCの検討が盛んに

‒ ハロー注入はアナログ特性を劣化

• ドレイン抵抗劣化・利得低下 • V_Tミスマッチ劣化

• デバイスミスマッチとその補償回路技術での対応

‒ V

_T

ミスマッチ

• DACにおけるデジタル補正技術 • 比較器におけるオフセット補正技術

‒ 1/fノイズ

• チョッパー型増幅器

まとめ その２

• RF・アナログ回路

‒ 容量が重要

• 高密度化

• 多層配線の利用

‒ インダクタも重要

• Qの向上：再配線層を用いたインダクタ

• インダクタを用いたチップ間伝送

• オンチップマイクロ電源

‒ ミリ波用途の出現

• 微細化によるf

_T

向上

• トランスミッションラインの応用

• オンチップアンテナ