集積デバイス工学 半導体メモリ
集積デバイス工学 半導体メモリ
2010年５月14日 2010年５月14日 東京大学 大学院工学系研究科 電気系工学 竹内 健 竹内 健 E-mail ： [email protected] http://www.lsi.t.u-tokyo.ac.jpp y jp 1半導体メモリが新応用を開拓した例
アップル社のiPod nano 2005年9月発売 2005年9月発売 フラッシュメモリの記憶容量によって価格 の異なるラインアップ 1GByte（240曲） 2GByte（500曲） 4GByte（1,000曲） 1GB(ギガバイト)=8Gb(ギガビット) コンパクト、耐振動性 ハ ドディスク ハードディスク を置き換え 2２
GバイトのiPod nanoを分解すると。。
2Gバイト フラ シ メモリ フラッシュメモリiPod nanoの回路ブロック図
iPhone 3Gを分解すると。。
16Gバイト フラッシュメモリ 5メモリカ ド
メモリカード
携帯電話・デジカメ・ムービーの記憶媒体
携帯電話・デジカメ・ム ビ の記憶媒体
6SDカードを分解すると。。
NAND Chip Controller ChipController Chip
PCB Cross Section
Controller Chip Cross Section Base Card
Au Wire NAND Chip PCB Molding フラッシュメモリ g フラ シ メモリ ント ラ フラッシュメモリ フラッシュメモリコントローラー
フラ シ メモリを用いた
フラッシュメモリを用いた
ハードディスクのないパソコン
ハ ドディスクのないパソコン
軽量
軽量
コンパクト
高速
高速
耐振動性
耐振動性
低消費電力
を分解すると
Eee PCを分解すると。。
16Gバイト ラ シ メ リ 16Gバイトフラッシュメモリ 9フラッシ メモリを用いた
フラッシュメモリを用いた
スマートフォン・ウルトラモバイル
PC
スマ トフォン ウルトラモバイル
PC
パソコンと携帯電話の融合
ソ ンと携帯電話の融合
10を分解すると
スマートフォンを分解すると。。
128Mバイト ラ シ メ リ 128Mバイトフラッシュメモリ日本発フラッシ メモリ技術 全てのストレ ジをフラッシ に
日本発フラッシュメモリ技術：全てのストレージをフラッシュに
フラッシュメモリは半導体業界の
フラッシュメモリは半導体業界の
テクノロジー・ドライバーへ
テク
ジ
ドライ
2006年以降、フラッシュメモリが最も微細なデバイス
世界中の大学 企業が集中的に研究 開発
世界中の大学・企業が集中的に研究・開発
100 m ] ●Microprocessor ●Flash Memory ru le [ n m Dei sg n 10 1996 2000 2004 2008 2012 2016 2020 2024 13Year ITRS Roadmap 2007
半導体メモリの動作原理
半導体メモリの動作原理
14半導体メモリの分類
半導体メモリの分類
RAM （Random Access） DRAM 大容量・廉価・・・メインメモリ SRAM 高速・・・キャッシュ SRAM 高速 キャッシュ 低消費電力・・・携帯機器 ROM （Read Only） Mask ROM 書き換え不可 UVEPROM 紫外線消去・電気的書き込み UVEPROM 紫外線消去・電気的書き込み EEPROM 電気的書き換え フラッシュメモリ 電気的一括消去・書き込み NOR 高速読み出し NAND 大容量・廉価 NOR 高速読み出し揮発と不揮発
揮発と不揮発
揮発 電源を切るとデ タは消える 揮発 ： 電源を切るとデータは消える 不揮発 ： 電源を切ってもデータは消えない 揮発：DRAM 不揮発：フラッシュメモリ + + 電荷はフローテ + + ++ + + + 電荷はフロ ティングゲートに 蓄えられる PN接合の逆方 向電流で電荷 蓄えられる. 周囲は絶縁体 のため 電荷は n+ n+ 向電流で電荷 はリーク p のため、電荷はリークしないDRAMの動作原理
DRAMの動作原理
ビット線 ワード線 読み出し/書き込みのスイッチの オン・オフを制御 情報の読み 情報の読み 出し/書き込み 電荷蓄積容量 容量に電荷が蓄積されているか 否かで情報を記憶する。 17DRAMのメモリセル構造
DRAMのメモリセル構造
0.175μm 256M DRAM ワード線 ビット線 STI ビット線 0.175μｍ STI ワード線 ット線 キャパシタ セルトランジスタ キ キャパシタ キ ャパシタ 18SRAMの動作原理
SRAMの動作原理
Word line Bit line /BL Bit line BLTransfer gate Flip-Flop (=F/F)
WL A B A B Stable Circuit A B High Low Data “1” High Low High Low “0”
フラ シ メモリの動作原理
Vcgフラッシュメモリの動作原理
g コントロールゲート ドレイン ソース トランジスタ記号 フローティングゲート ゲ ソ Vcg ラ ジ タ記号 P-well n+ n+ V Vd 基板 P well Vs Vd Vsub 基板(Vsub) ゲート電圧はコントロールｹﾞｰﾄから与える フローティングゲートは絶縁膜で覆われている フローティングゲートに電子を出し入れすることでデータ書き込み消去状態
(“1”)・書き込み状態(“0”)
コントロールゲート ソース ドレイン ソース ドレイン フ ロ ー テ ィ ン グゲート n+ n+ n+ n+ P-well P-well 書き込み 消去 チャネルができて電流が流れる チャネルができず導通しない 21フラッシュメモリの構造
フラッシュメモリの構造
(90nm NAND flash memory)
(90nm NAND flash memory)
ント ルゲ ト コントロールゲート （ワード線） CG 90nm CG Inter-poly dielectric フローティングゲ 電荷蓄積層 FG FG ート(電荷蓄積層) Si基板 Tunnel oxide Si基板 22
NANDフラッシュメモリの
動作原理
動作原理
フラッシュメモリのセル構造比較
NOR AG-AND NROM NANDフラッシュメモリのセル構造比較
Bit line(metal) Source line (Diff. Layer) Contact Word line(poly) Word line(poly) Word line(poly) Word line(poly) Unit Cell CellCircuit Unit Cell
(p y)
Unit Cell Unit Cell
2F Bit / Source line
(Diff. Layer) Source line (Diff. Layer) Source line (Diff. Layer) 5F 2F Layout Cross-2F 2F 2F 3F 2F 2F section Cell Size 4F2 6F2 4F2 10F2 特徴 ⇒ ・構成が極めて簡単 ンタクト数が少ない 微細化が容易 ・コンタクト数が少ない 微細化が容易
NANDフラ シ の書き込み/消去動作
書込み 消去NANDフラッシュの書き込み/消去動作
書き込み 消去 20V CG CG 0V 書込み 消去 書き込み 消去 20V FG FG 0V 20V (p well) 0V 20V (p-well) “0”0 “1”1 0V 0V セルのしきい値電圧 セルのしきい値電圧 25書き込み・消去時のエネルギーバンド図
書き込み 消去時のエネルギ バンド図
Tunnel Oxide 電子注入電 注入 FG Si 書き込み FG Si +20 V T l O id 0 V Tunnel Oxide FG Si 消去 0 V +20 V 電子放出 FG Si 0 V +20 V 電子放出 26FNトンネル電流
FNトンネル電流
FNトンネル電流
2α
FNトンネル電流
[書き込み])
exp(
2E
E
J
∝
⋅
−
α
0V 0V 20V [ ] 1 5 [×108] d = 10 nm [ 書き込みは 大電流 0V 1 1.5 nt (A/cm) 大電流 4V [読み出し] 0 5 1 ng Curre n 0V 0V 4V 0 0.5 N -Tun nel in 0V 0 10 20 0 Gate Voltage (V) F N 読み出し・データ保持 では電流は流れない では電流は流れないFNトンネル書き込みは微細化に有利
FNトンネル書き込みは微細化に有利
NAND NOR NAND NOR FNトンネル書き込み ホットエレクトロン書き込み 20V CG CG 10V FG FG 5V 0V 0V 0V 0V 0V 5V 0V NAND ：ソース・ドレイン間電位差なし ゲート長の縮小が可能Æ大容量化が可能FNトンネル書き込みは低消費電力 高速
NAND NORFNトンネル書き込みは低消費電力・高速
20V CG NAND 10V CG NOR 20V FG CG 10V FG CG 5V 0V 0V 0V 消費電流：大 NAND：低消費電力(記憶に必要な電荷しか流れない) 消費電流 大 大量データの一括書込み（ページ書き込み）が可能 高速書込みを実現 高速書込みを実現 29NANDフラッシュメモリの
大容量化技術
・ 素子分離技術
・ 多値技術
・ 多値技術
・
MCP技術
30素子分離技術の改良による面積縮小
素子分離技術の改良による面積縮小
従来
(LOCOS)
新技術
(Shallow Trench Isolation)
(LOCOS)
(Shallow Trench Isolation)
2nd FG
1st FG
2F
F
2F
1.2F
F
1.2F
27%面積縮小
メモリセル断面構造
(256M NAND)
メモリセル断面構造
(256M-NAND)
WL
1st FG
2nd FG
STI
1st FG
Cell size : 0.29μm
20.3μm 0.25μm
多値メモリ
(MLC : Multi-level cell)回路
多値メモリ
(MLC : Multi-level cell)回路
による大容量化
Ｖｔｈ（Ｖ） 長 所 (0) (1) Number of Bit 大容量化・低コスト化 90%以上の製品が2bit/cell (1) 2値 NAND(1 bit/cell) 3bit/cell, 4bit/cellは2008～2009年に商品化 短 所 Ｖｔｈ（Ｖ） 短 所 書込み・読出し速度の低下 信頼性 低下 (1,0) (0,0) (1,0) 信頼性の低下 (1,1) 多値NAND(2 bit/ ll) 高速書き込み回路の導入 強力なECC（誤り訂正符号）の導入 多値NAND(2 bit/cell) 33多値化による信頼性の低下
多値化による信頼性の低下
多値化により状態間の電子数差が減少し不良率が増加
電子数の差 200個 60個 60個 30個個 20個以下 34ントロ ラ ＆メモリシステム
コントローラー＆メモリシステム
初期のメモリカ ド
(Smart Media): メモリのみ
初期のメモリカード
(Smart Media): メモリのみ
現在のメモリカード
(SD Card): コントローラー&メモリ
NAND Chip Controller Chip コントローラーでECC
（誤り訂正符号）実行
PCB
3%の不良を訂正可能 PCB
MCP (Multi Chip Package)技術による
MCP (Multi-Chip Package)技術による
大容量化
6Chip St-MCP Chip6大容量化
1.4m m Chip2 Chip6 Chip3 Chip4 Chip5 m Chip2 Chip1WIRE BOND Chip6
0.65mm
PKG Size : 11x14x1.4mm Ball Count : 225balls
Chip1 Ball Pitch : 0.65mm Chip1 Chip3 Chip4 Chip5 Chip2
NANDフラッシュメモリの大容量化の進展
LOCOS Super SA-STI 90nm～
32M
SA-STI 0.25um～0.13um
New Materials
NANDフラッシュメモリの大容量化の進展
New Structure 1 Floating Gate 32M 64M 素子分離技術 256M 512MFloating GateControl Gate
STI Floating Gate Control Gate Tunnel Oxide 素子分離技術 0.1 ze ( um 2 ) 512M 1G 1G 2G Floating Control G ONOWSi STI STI 多値技術 Cell Si 2G 4G 8G 4G 2G Gate LOCOS Tunnel Oxide Gate
Floating Gate Control Gate
Control GateONO Floati ng G Tunnel Oxide STI WSi 8G 0.01 16G 16G 32G LOCOS Gate Floating Gate Control Gate 32G 64G 8G 0 001 4 Level Cell 350nm 250nm 160nm 130nm 90nm 70nm 56nm 43nm STI 3Xnm 64G 0.001
Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan-‘96 ‘97 ‘98 ‘99 ‘00 ‘01 ‘02 ‘03 ‘04
Jan-‘05
Jan-‘06 ‘07 ‘08 ‘09 Jan-‘10 Jan-‘11 Jan-‘12
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