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(1)

再構成可能テスタ・アーキテクチャ および汎用テスタ言語とその応用 に関する研究

学位申請者 佐藤 正幸

東京都立大学大学院工学研究科

電気工学専攻

(2)

1971~2001

日立製作所

・半導体テスティング全般に従事(特に高速テスト)

・メモリ・テスティング,ロジック・テスティング

・CPUテスティング,RFテスティング

・不良解析技術開発,仮想テスタ開発

1999

セミコン・ジャパンSTS発表「メモリ仮想テスタ技術とテスタ・オンチップ」

2000

上記発表でアワード賞を受賞

2002~2004

イノテック 半導体装置統括本部 主幹技師

・TOB技術開発 論文:「低消費電力基板型再構成テスタの開発」

現在、イノテックでRETSETとして販売

2005~2007

ジェネシス・テクノロジー 技術開発室 室長

・テスト・ソリューション開発:論文「テスタ構造表現言語の提案とテスタ選択ツールへの応用」

・ファブレス・テスティングの支援(WLCSPテスト手法)

2008~現在

太陽誘電 知的財産部 主任研究員

・半導体ベンチマーク

・検査技術企画

・FPGA研究(MPLD)

プロフィール

(3)

3

論文の構成

1. 序論

2. テスタ構造

3. 低消費電力基板型構造可変テスタの開発 4. テスタ構造表現言語の提案

とテスタ選択ツールへの応用 5. SRAM ブロックを用いた

論理回路の一構成手法

6. 結論

(4)

序論

 半導体デバイスの高速化

⇒ テスタ技術の発展

 半導体デバイスの高集積化,高機能化

⇒ テスト容易化設計 とテスト品質の確保

 テスタ技術の有効活用が重要

(5)

テスタ技術の現状と課題

従来テスタ・デバック ( テスタ実機評価 )

デバイス完成での実機評価 → 立ち上げ着手遅延

テスタ上での1対1デバック → デバックの時間制限

テスト・プログラムの作成の困難さ

テスト・プログラム → テスタ言語の特異性

仮想テスタ技術の進展 → 個別ツール,高価

ファブレス化する半導体業界への対応

不特定多数 … インターネットを使ったテスタ技術

実現性への技術的検討

(6)

半導体デバイスのテスト状況

テスタ本体

ソケット

コンタクト・リング

テスト・ボード DUT

(Device Under Test)

テスト・プログラム

半導体デバイスには汎用テスタが 使われるが

製品(デバイス :DUT)と

テスト治具 ( テスト・ボード )

テスト・プログラム

(7)

7

開発量産フローとテスタ・デバック

テスト設計 開始

テスト・プログラム 完了 システム設計

回路設計 半導体ウェハ製作

ウェハ完成

製品デバック 特性認定

テスト・スペック作成 テスト・プログラム作成

ES

認定 量産移管 完成品組立

P検:プローブ・テスト

終検:完成品テスト

ES: Engineering Sample

システム設計

回路設計 半導体ウェハ製作

ウェハ完成

製品デバック 特性認定

テスト・スペック作成 テスト・プログラム作成

ES

認定 量産移管 完成品組立

機能設計

仮想テスタ

P

終検

テスト設計 開始

テスト・プログラム 完了 改善

コンカレント・テスティング

(8)

設計段階でのテスタ・デバック

設計テスティングの難しさと仮想テスタ技術

出展:

1999 STRJ

報告

テスト・プログラムが 正しいか分からない

困難の三つ巴

仮想テストの実施

プログラム記述のデファクト化 テストボード検証技術

製品が正しいか分からない

・テスタ・リソース(タイミング,パターン長等)の問題

・テスタ制限(クランプ)

・測定待ち時間

・テスタ機種

・テスト・スペックが決まっていない

・タイミング等の条件が複雑 ・・・・

テスト治具が

正しいか分からない

・配線ミス

・リレー・コントロール指定ミス

・GNDノイズ

・部品ミス

・プローブ・カード(インダクタンス)

・波形反射

(インピーダンス不整合)

(9)

9

仮想テスタの例(テラダイン社 VX)

デバイスシミュレータ

(EDA)

Test Program IMAGE

Tools IMAGE ExChange

DIB

Instrument Models

DUT

ExChange Events

データの流れ

VXテスタシミュレータ

問題:

①回路シミュレーション時間の 長大化

②デバイス・モデルの未成熟

③ツール間の通信制御の問題

出展:テラダイン社

着目:

DUT

のアナログ機能モデルを提唱し

,

テスタのリソースもモデル化

(Instrument Model)

して,テスト・ボード

(DIB)

を含めテスト・プログラムとリンクさせてシミュレーションさせる

野心的な提案.

(10)

最近の仮想テスタ ( 横河電機 PreTestStation)

デバイス 評価   テストプログラム

   作成&検証

PreTestStation上 実テスタ上

IC設計

デバイス 評価

設計検証

デバイス 試作

テストプログラム   作成

テスト プログラム   検証

実機 評価

実テスタ上

● 従来手法

ES

PreTestStation

手法

テスタ使用枠の中で

テストデバック 期間短縮 ≦1/2

SUN WS

Object Code - Main Program

- Test Pattern

C Compiler Test

Program TDL Converter

WGL SUMMIT

MOST

STIL VCD

ATE Model

(TS6000H+)  DUT Model

PFB Model

Gate+SDF_MIN Gate+SDF_TYP

Gate+SDF_MAX RTL

Delay

Delay

Verilog HDL Simulator

Tester OS

TS Virtualizer

Verilog Debug Window Tester

Debug Window

PTS Debugger

TSWB

Blade2000 class Memory 4GB min Solaris8 NC-Verilog / Verilog-XL

output input

着目:テスト・パターンとタイミング 検証に限定してテスタを考慮 した論理シミュレーション検証

従来方式のテスタの実機デバック時間

を仮想テスタを使うことにより半減が実

現した。

(11)

11

本研究の目的

仮想テスタ研究と応用

低消費電力基板型構造可変テスタの開発

メモリ仮想テスタの研究とその応用

テスタ構造表現言語の提案とテスタ選択ツールへの応用

インターネットを使ったテスト・サービスの展開

テスタオンチップの提案と基礎研究

SRAM ブロックを用いた一論理構成手法

仮想テスタ技術 仮想テスト

テスト・ボード プログラム記述 検証技術

のデファクト化

低消費電力基板型構造可変テスタ

テスタ構造表現言語の提案

(12)

各章の位置付け

 関連技術

2 章 テスタ構造

 仮想テスタ研究と応用

3 章 低消費電力基板型構造可変テスタの開発

4 章 テスタ構造表現言語の提案と

テスタ選択ツールへの応用

 テスタオンチップの提案と基礎研究

5 章 SRAM ブロックを用いた一論理構成手法

 まとめ

(13)

2章 テスタの構造

(14)

 汎用テスタは構造を持つ

PG :テスト・パターン発生器

TG :タイミング発生器

DPS :

プログラマブル電源

DC :DC

計測器

DR :

ドライバ

COMP:

コンパレータ

DR/COMP

を総称して

P/E

(ピン・エレクトニクス)と総称

COMP

Test Program

DR PG TG

CPU

DPS

DUT

OS

DC COMP

汎用テスタの構造

(15)

関連技術 ( 1 )

汎用テスタのテスタ・アーキテクチャ

シェアード・リソース・テスタ

T. Kazamaki, “A 100MHz Tester – Challenge to New Horizon of Testing High Speed LSI,” Proc. International Test

Conference,pp. 618-625, 1979.

パーピン・アーキテクチャ・テスタ

S. Bisset, “The Development of a Tester-per-Pin VLSI Test System Architecture,” Proc. International Test Conference, pp.151-157, 1983.

フル・パーピン・テスタ

Agilent,http://we.home.agilent.com/cgi//bin/bvpub/agilent/Pr

oduct

(16)

テスタ・アーキテクチャ

シェアード・リソース・テスタ パーピン・アーキテクチャ・テスタ

テスタ・コントローラ

PGパターン発生器

テスタ本体 テスト・ヘッド

P/E 1 ピン・エレクトロニクス P/E 2 P/E 3 P/E 4 P/E 5

P/E n TG1

TG2 TG3 TG4 TG5

TG n

フル・パーピン・アーキテクチャ

テスタ・コントローラ

TGタイミング発生器

PGパターン発生器

テスタ本体 テスト・ヘッド

分配器 P/E 1

ピン・エレクトロニクス P/E 2 P/E 3 P/E 4 P/E 5

P/E n

DUT DUT テスタ・コントローラ

P/E 1 ピン・エレクトロニクス P/E 2 P/E 3 P/E 4 P/E 5

P/E n TG1 CONT1

TG2 CONT2

TG3 CONT3

TG4 CONT4

TG5 CONT5

TGn CONT n

テスト・ヘッド CONT:ピン・コントローラ

PG1 PG2 PG3 PG4 PG5

PGn

DUT

(17)

テスタ・コントローラ

タイミング発生器

TG

PG

パターン発生器

テスタ本体 テスト・ヘッド

分配器

P/E 1 P/E: ピン・エレクトロニクス

P/E 2 P/E 3 P/E 4 P/E 5

P/E n

シェアード・リソース・テスタ

高価なタイミング発生器を複数持ち,それを分配器でシェーアして タイミングを発生させるテスタ・アーキテクチャ

DUT

(18)

シェアード・リソース・テスタの例

EWS

DUT

テスト・ヘッド

株式会社アドバンテスト

本体

(19)

テスタ・コントローラ

パターン発生器

PG

テスタ本体 テスト・ヘッド

P/E 1 P/E 2 P/E 3 P/E 4 P/E 5

P/E n TG1

TG2 TG3 TG4

パーピン・アーキテクチャ・テスタ

タイミング発生器を各ピンに持たせ,タイミングを発生させるテスタ・アーキテクチャ 複雑なタイミングのデバイスのテストや設計評価を容易にさせた.

DUT

TG n TG5

(20)

パーピン・アーキテクチャ・テスタの例

本体

EWS

DUT

テスト・ヘッド

株式会社アドバンテスト パーピン・アーキテクチャ・テスタ

T6672(T3681)

(21)

フル・パーピン・アーキテクチャ

テスタ・コントローラ

P/E 1 P/E 2 P/E 3 P/E 4 P/E 5

P/E n TG1

CONT1 TG2 CONT2

TG3 CONT3

TG4 CONT4

TG5 CONT5

CONT nTGn

テスト・ヘッド

CONT:ピン・コントローラ

PG1 PG2 PG3 PG4 PG5

PGn

タイミング発生器以外にパターン発生器やコントローラも各ピンに持たせたアーキテクチャ 高度なテスト実施や測定時間短縮が可能.

DUT

(22)

テスト

プロセッサパーピン 技術

フル・パーピン・アーキテクチャ HP93000(HP83000)

フル・パーピン・アーキテクチャの例

(23)

関連技術 (2)

DFTテスタ

Teseda

TESEDA, http://www.teseda.com/press

Inovys

INOVYS, http://www.inovys.com/advantage.html

(24)

• 早期製品出荷

– ES の設計検証 – DFT デバッグ

• DFT ツールへの拡張 不良解析

Teseda Validator500 TM

Teseda

DFT デバック専用テスタ

(25)

Inovys Structural Test Solutions

 512-1536 pins

 64-256 pins

Inovys

DFT テスト量産用

Standard Ocelot

DFT テスト・デバック用

Personal Ocelot

(26)
(27)

3章 低消費電力基板型構造可変テスタ

の開発

(28)

研究背景

テスト・コスト低減の重要性

ITRS半導体ロードマップでのテスト・コスト・クライ シスの警鐘

ITRS: International Technology Roadmap for Semiconductors

仮想テスタの研究とその表現方法

ハードウェア・シミュレーションの利用

テスタ言語 → HDL記述 → FPGA搭載

TOB (Tester On Board) の提案

(29)

*Based on ‘97 SIA Roadmap Data & ‘99 ITRS Roadmap

SCAN/ATPG

BIST

DFT,BIST 等の手法

次世代 DFT 技術

 製造コストとテスト・コストの関係

 テスタ装置の低価格化が課題

目的

0.0000001 0.000001 0.00001 0.0001 0.001 0.01 0.1 1

1982 1988 1994 2000 2006 2012

セント/Tr

製造コスト

テストコスト

ロードマップからの要請 ??

テスト・コスト クライシス

半導体デバイスの高機能化

高速化の要求からテスタ装置

が高価格化,複雑化が増大

(30)

PG :テスト・パターン発生器 TG :

タイミング発生器

DPS :プログラマブル電源

DC :DC

計測器

DR :ドライバ

COMP:コンパレータ

DR/COMP

を総称して

P/E(

ピン・エレクトニクス)と総称

COMP

Test Program

DR PG TG

CPU

DPS

OS

DC COMP

大型汎用テスタの基本構造

DUT

(31)

31

メモリ・テスタ

オペ ・コー ド(シー ケンス 制御命 令) コマンド NOP

JZD

JMP STOP

動作 PC+1→PC JNIn(n=1 ~4) operan d JFn=0 operan d→PC

IDXn →I DX IDX → IDXWn

1 →JFn JFn=1 IDXWn =0 PC +1 →PC

0 →J Fn IDXwn ≠0 o perand →PC IDXWn→IDX IDX-1 →IDX Wn JZD ope rand DFLG=0 opera nd→PC

1 →DFLG DFLG≠0 PC+1 →P C

0 →DFLG JMP ope rand operand →PC STOP JNI1 JNI2 JNI3 JNI4

(シ)

YB演算 YB<YB

YB<YB+1 ^BX XB≠XMAX YB→ YB XB=XMAX YB+1 →YB YB<YB-1 ^BX XB≠XMAX YB→ YBXB=XMAX YB-1 →YB YB<YB+1 +BX XB≠XMAX YB+1 →YB XB=XMAX YB+2 →YB YB<YB-1 -BX XB≠XMAX YB-1 →YB XB=XMAX YB-2 →YB 動作 Non Oper ation

YB<0 0→YB

YB<YH YH→YB

YB<YB+1 YB+1→YB

YB<YB-1 YB-1→YB

Yアドレ ス演算 命令( ベース) XB演算 XB<XB

動作 Non Oper ation

XB<0 0→XB

XB<XH XH→XB

XB<XB+1 XB+1→XB XB<XB-1 XB-1→XB Xアドレ ス演算 命令( ベース)

XB演YB

XC演算 XC<XC Non Oper ation XC<XB XC<0 XC<XC+1 XC<XB+1 XC<XC-1 XC<XB-1

XB→XC 0→XC XC+1→XC XB+1→XC XC-1→XC XB-1→XC 動作 Xアド レス演 算命令 (カレ ント)

XC

Yアドレ ス演算 命令( カレン ト) YC演算 YC<YC YC<YB YC<0 YC<YC+1 YC<YB+1 YC<YC-1 YC<YB-1 YC<YC+1 +BX YC<YB+1 +BX YC<YC-1 -BX YC<YB-1 -BX YC<YB+1 +CY YC<YC+1 +CY

YC<YB-1 -CY YC<YC-1 -CY

YB→YC 0→YC YC+1→YC YB+1→YC YC-1→YC YB-1→YC XB≠XMAX YC+1 →YC , XB= XMAX YC+2→ YC XB≠XMAX YB+1 →YC , XB= XMAX YB+2→ YC XB≠XMAX YC-1 →YC , XB=X MAX Y C-2→Y C XB≠XMAX YB-1 →YC , XB=X MAX Y B-2→Y C

YC<YC+1 ^BX YC<YB+1 ^BX YC<YC-1 ^BX YC<YB-1 ^BX

XB≠XMAX YC→ YC , XB= XMAX YC+1→ YC XB≠XMAX YB→ YC , XB= XMAX YB+1→ YC XB≠XMAX YC→ YC , XB= XMAX YC-1→ YC XB≠XMAX YB→ YC , XB= XMAX YB-1→ YC

動作 Non Oper ation

YC<YC+1 ^CY YC<YB+1 ^CY YC<YC-1 ^CY YC<YB-1 ^CY

XC≠XMAX YB→ YC , XC= XMAX YB+1→ YC XC≠XMAX YC→ YC , XC= XMAX YC+1→ YC

XC≠XMAX YB→ YC , XC= XMAX YB-1→ YC XC≠XMAX YC→ YC , XC= XMAX YC-1→ YC XC≠XMAX YB+1 →YC , XC= XMAX YB+2→ YC XC≠XMAX YC+1 →YC , XC= XMAX YC+2→ YC

XC≠XMAX YB-1 →YC , XC=X MAX Y B-2→Y C XC≠XMAX YC-1 →YC , XC=X MAX Y C-2→Y C

YC

Y反転 /Y X反転 /X アドレ ス反転 出力命 令

/Y→Y Non Oper ation

動作

/X→X Non Oper ation

動作

アドレ

Yアドレ ス出力 命令

Y出力 動作

Y<YB YB→Y

Y<YC YC→Y

Y<XB XB→Y

Y<XC XC→Y

Yアドレ

X出力 動作

X<XB XB→X

X<XC XC→X

X<YB YB→X

X<YC YC→X

Xアドレ ス出力 命令

Xアドレ

期待値 出力命 令

TP出力 動作

TP<TP Non Oper ation

TP<0 0→TP

TP<TPH TPH→TP TP<TP*2 Shift le ft

TP反転 /D 期待値 反転出 力命令

Non Oper ation 動作 /TP→TP

TPTP

デバイ ス制御 命令 Read

R Write MUT W

ALPG言語マニアル

MSB

47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22

OPCODE OPLAND

MF

LSB 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

YB OPTXB OPT TP

CONTOUT Y OUTCONT X OUT CONTREADWRITE

TP INV Y INV

X

INV YC OPT

PC(Addre ss) XC OPT

PC 0 MUX

Micro Instruct ion Control

IDX DFLG

4 23 IDX1

MUX 4 23 IDXW 1 +1

M U X 34

2 JF1

Y0~11 X0~11

INVERT INVERT

MUX

MUX MUX

MUX YB XB

ALU ALU

/X X<YB /Y

X<YC Y<XB Y<XC Y<YB Y<YC

XC<XB YC<YB

X<XB X<XC XC<0 XC<XC

ALU XC

ALU YC

YC<0 YC<YC

0 0

MUX

XH 0

XB<XH XB<0

MUX

YH 0

YB<YH YB<0 Address OPT(BA SE)

TPH TP ALU DFLG

INVERT D0~17 /D

READWRITE

メモリ・パターン発生器

ALPG

MPAT DIAGPING ;DIAGONAL PING PONG PAT REGISTER

XMAX=#3FFE YMAX=#3FFE TPH=#00000 IDX1=#3FFE IDX2=#3FFE IDX3=#1FE D3B=#1 PC=#000 START #0

NOP XB<0 YB<0 D3<D3B TP<TPH

ST1: JNI1 ST1 W X<XB Y<YB XB<XB+1 YB<YB+1^BX ;ALL 0 WRITE ST2: NOP W X<XB Y<YB XC<XB+D3 YC<YB+D3 /D ;1 WRITE AT HOME ST3: NOP R X<XC Y<YC

JNI2 ST3 R X<XB Y<YB XC<XC+D3 YC<YC+D3 /D ;1 READ AT HOME JNI3 ST2 W X<XB Y<YB XB<XB+1 YB<YB+1^BX D3<D3B ;0 WRITE AT HOME NOP W X<XB Y<YB XC<XB+D3 YC<YB+1^CY /D ;1 WRITE AT HOME

ST4: NOP R X<XC Y<YC ;0 READ AT AWAY

JNI2 ST4 R X<XB Y<YB XC<XC+D3 YC<YC+D3 /D ;1 READ AT HOME JZD ST1 W X<XB Y<YB XB<XB+1 YB<YB+1^BX D3<D3B ;0 WRITE AT HOME

NOP STPS

END Diagonal Ping Pong

パターンプログラム

IDX3[11:0]

IDX2[11:0]

IDX1[11:0]

SEQUENCE_CONTROLER PC[9:0]

XMAX[11:0]

D4B[11:0]

D3B[11:0]

YAMAX[11:0]

XAMAX[11:0]

YMAX[11:0]

ADDRESS_GENERATOR

X[11:0] Y[11:0]

RESET CLK DATA_GENERATOR D[7:0]

DFLG_PREV

INSTRUCTION_MEMORY

M_EN_BAR W_EN_BAR

B[127:0]

OPCODE[116:113]

OPLAND[112:103]

D3[68:66]

D4[71:69]

OPT[59:0]

OUT_CONT[99:92]

TP_OUT_CONT[102:100]

TP_INV60 WRITE62

READ63

テスタ機能

メモリデバイス

ハードウェア・

エミュレータ メモリ・テスタのALPG

は500K~600Kゲート

ハードウエア・エミュレータ での論理合成で

ALPGは5Kゲート

論理規模 が1/100

仮想テスタの研究 ( メモリ仮想テスタ )

ALPG: ALgorithmic Pattern Generator

(32)

手法: テスタ言語→ HDLFPGA 着眼点:

(1) 使うテスタ・コマンドのみ記述した.

使うコマンドは 10% 程度

(2) あるテスト・ステップで実働している

ハードが 10% 程度

テスタ言語(テスト・プログラム)からテスタ回路 を構成するとテスタ規模は 1/100 化できる.

着眼点

メモリ仮想テスタの研究から

構造可変なFPGAの利用:テスタの低価格,低消費電力が実現。

(33)

この構造を TOB(Tester On Board) と呼称

33

PROM

外部メモリ 外部メモリ

DAC

ADC DAC ADC

FPGA

オペアンプ

オペアンプ オペアンプ

オペアンプ

S F

S F

S F

DUT1 DUT2

PG

DC DPS

TG

DR/COMP

構造可変テスタの基本構造

テスト信号線

PC

(34)

FPGA 外部メモリ

PC接続(PROMは裏面)

ADC DAC

オペアンプ

リレー群

TOB- Ⅰ開発

(35)

TG COMP ALPG

イ ン ス ト ラ ク シ ョ ン ・ メ モ リ

TG D

C

A L P G

P D S

F C

3 2 M N O R フ ラ ッ シ ュ ・メ モ リ

フラッシュメモリをテストする場合のFPGAの構成

TOB- Ⅰに搭載したデザイン

Verilog

記述で

2000

行規模

PDS: Pin Data Selector FC: Format Control

DC: Digital Comparator TG: Timing Generator

(36)

TOB- Ⅰにおけるフラッシュ・メモリ・テスト

STEP1 STEP2 STEP3

Write Enable Write Data Output Enable

Address A0

STEP1:

ステータス・モード・クリア

Hiレベル:3.3V, Lowレベル:0V

書込み動作

(37)

条件設定用 RAM 搭載 逐次書き込み

テスタ制御方法

DIMMタイプDRAM

1M ステップ以上 1K ステップ相当

パターン・メモリ容量の増強

Iddq測定機能

高精度DC計測

複数

DC

計測装備 電流印加電圧測定

電圧印加電流測定

DC 計測器の強化

P/E 搭載 FPGA 出力

ピンエレクトロニクス (P/E) の搭載

128

ピン以上は複数 ボードで対応,コントロー ルは

USB

を利用

128 ピン / ボード 96 ピン / ボード

ピン数の拡大

備考 TOB-Ⅱ

TOB-Ⅰ 開発項目

TOB- Ⅱ開発

TOB- Ⅰ仕様と TOB- Ⅱの開発要件

(38)

DUT接続端子(128ピン)

P/E群 高精度 DC計測系

ピン数拡大:96ピン→128ピン

TOB- Ⅱ概観 ( 表面部品 )

(39)

FPGA

XC2V3000

外部RAM DIMM装着

コネクタ

パターン・メモリ容量増強:1Kステップ→1Mステップ/テスト テスタ制御方法:逐次書き換え→外部RAM搭載設定方式

TOB- Ⅱ概観 ( 裏面部品 )

(40)

製品概要と設計要求

HDD Motor Driver Combo IC( ルネサス・テクノロジ ) プロセス: 0.35 μm BiCOMS

機能概要: HDD のスピンドル・モータ (SPM) ドライバ

HDD のアクチェータ駆動ボイス・コイル (VCM) ドライバ

設計要求:顧客実装回路と計測器 ( パルス発生器 , ワード発生器等)

実機評価

自動化実機セット

TOB- Ⅱの応用事例

(41)

SHファームウエア 制御コマンド to シリアル

RL制御 周期/インターバル 測定回路

Audio制御回路

CLK生成回路

SCLK DATA -DLOAD

CLK

Patter生成回路 TG PG Format

TIMEA1

TIMEA6 TIMEB1

TIMEB6

Audio to CT

外部リレイ制御

電源制御xAx4 0~+20V

PMU制御 100mAx1 ±20V 100mAx4 ±20V

PE

PE Driver Output

PE Comp Input

MAX 72CH

MAX 36CH

DPS0 DPS1 DPS2 DPS3

PMU MMU1 MMU2 MMU3 MMU4

XC95288FPGA 制御Register

制御Register

制御Register SRAM BLOCK

制御Register

制御Register

制御Register

制御Register

搭載回路

TOB- Ⅱ実機セット

外観

DUT

(42)

搭載回路 FPGA 状況

(43)

実行テストの選択

43

PASS・FAIL表示

データログ表示

プログラム・ロード指定

データログ指定 デバックモード指定

設定画面

(DPS

設定)

プログラム表示

(EXCEL

シート)

TOB- Ⅱの GUI 環境

操作環境整備の要求

(44)

DLOAD

DATA

SCLK

U-BUS_CS

◆モード・セレクト信号

◆モード・コントロール

・シリアル・データ

◆クロック信号

◆TOB-Ⅱボード・

セレクト信号

◆VCMコントロール波形

◆VCMドライバ波形

◆デバイス電源波形

VCM正相波形

(VCMP)

VCM逆相波形

(VCMN)

HDD Motor Driver Combo IC 実機結果例

テスト・モードの設定

テスト・モードの実行

(45)

DC:デバイス直流特性

(Direct Current Character) 45

リニア・テスタ TOB-Ⅱ 1 ICC Ips+Iss 34.14mA 33.14mA

2 Iss0 3.54mA 3.47mA

3 Iss 5.27mA 5.03mA

4 Iss1 5.50mA 5.35mA

5 Iss(5.55V) 5.62mA 5.30mA

6 Ips0 9.07mA 9.12mA

7 Ips(10V) 27.27mA 26.68mA 8 Ips(12V) 28.64mA 27.79mA 9 Ips(14V) 29.22mA 29.30mA 230 U CUTOFF 4.70V 4.7022V 231 V CUTOFF 4.70V 4.7109V 232 W CUTOFF 4.79V 4.8016V 234 PHASE VOL 0.172V 0.1619V 235 PHASE VOH 3.15V 3.1225V 461 VBEMF AC 6.00V 5.9878V 461.1 VBEMF Vol 1.844V 1.8809V 462 VBEMF Vin 1KHz 51.9mV 52.5mV 465 VBEMF Vout 1KHz 388.9mV 355.9mV

DEVICE 1

Test # NAME

HDD Motor Driver Combo IC 測定結果例

精度確認

(46)

3 章のまとめ

 FPGA を使った構造可変テスタ手法を開発した

TOB- Ⅰ : 96 ピン /50MHz

TOB- Ⅱ : 128 ピン /50MHz 高精度ピンエレクトロニクス搭載

 テスタの低価格化

テスタ論理規模の 1/100 化の実現 ⇒ 低価格化

テスタ消費電力の 1/100 化を実現 ⇒ 環境に配慮

 GUI 環境整備とその応用

HDD Motor Driver Combo IC 評価環境

(47)
(48)

4章 テスタ構造表現言語の提案と

テスタ選択ツールへの応用

(49)

49

研究背景

 テスト・コスト低減の重要性

STRJ 半導体ロードマップ

コスト削減における複数テスタの活用

テスト・プログラム作成工数大

 テスタ言語の研究

2003 年度 STRJ 活動におけるテスタ言語調査

テスタ構造表現言語の提案

 水平分業化する半導体業界への対応

インターネットを使ったテスト・サービスの提案

新しいビジネス・モデルの構築と環境整備

(50)

2005年度の活動

DFTテスタを使用した場合の コストメリット 。。

・DFTテスタの価格

・生産数量との関係 パラメータに検討!

◎テスタの課題 :

高速化 ・ 多ピン化 ・ 多機能化 ・ 低価格化

☆2004年度の活動: テスタの低価格化について議論

⇒ DFT SWGと共同でDFTテスタの構成(案)を作成 DFTテスタの特徴

・Logic部 : 低速(50MHz) , 精度要求しない

・Pin数 : 32ピン/DUT×32個同時測定 1024ピン/System

・Analog機能 : 無し

開発の動機 (1) 出展:

2005 STRJ

報告

DFTテスタの活用の際

汎用テスタ+DFTテスタ

の2pathが基本

(51)

テスタ言語の推移

51

開発の動機 (2)

80

84

88

92

96

00

04

Year

(High)

ASSEMBLER

BASIC/FORTRAN PASCAL

C

GUI

La ng ua ge le ve l

08

(52)

PG :テスト・パターン発生器 TG :

タイミング発生器

DPS :プログラマブル電源

DC :DC

計測器

DR :

ドライバ

COMP:コンパレータ

DR/COMP

を総称して

P/E(

ピン・エレクトニクス)と総称

COMP

Test Program

DR PG TG

CPU

DPS

OS

DC COMP

大型汎用テスタの基本構造

DUT

(53)

53 CPU

Interpreter

Test Program

Resource Address

iste Address Data Register Data Register

Resource Address Data Register Data Register

Data Bus

Intermediate language

(Source Program)

PG TG

Data Register Data Register

DPS

Data Register Data Register

DC

Data Register Data Register

P/E

Test Head

Address Bus

Resource Address Resource Address Resource Address

iste Address iste Address iste Address iste Address

リソース・アドレス:テスタ・リソースの選択アドレス

レジスタ・アドレス:テスタ・リソースのパラメータ設定レジスタ のレジスタ・アドレス

テスタの論理構造

(54)

出展:

2003 STRJ

報告

テスタ言語調査

(55)

55

テスタ言語調査

テスタ・メーカ A社 B社 C社

テスタ機種

テスタ1 テスタ2 テスタ3 テスタ4 テスタ5

言語形態 Fortran Like C言語 Like BASIC LIKE C言語 Like C言語 Like

総プログラム行数(比率) 2.0 3.8 1.0 1.8 1.2

VS1=0.000V,R8V,M(0.8A),400MA,-400MA DPSVSIM dpsvsim; DEFINE部: VCC=BS1(4R,4C) uvi(VCC) {v=@vcc; vi=vfim; i=3mA

; vrng=r8V;irng=r3mA; aiarm=off; }

set vs1 v=0.000v,vr=10v,

cur=400ma,ir=800ma;

テ ス タ 記 述

dpsvsim.pin(VS1); DATA部: VCC=0.0V dpsvsim.SRng(R8V);

dpsvsim.SVal(0V);

dpsvsim.MRng(M800MA);

dpsvsim.CPVal(400mA);

dpsvsim.CMVal(-400mA);

dpsvsim.Load();

isvm.Load();

パターン記述 PATTERN1

XX0001XX0001 % SPL0 HL1000HL1000 % SPL0

∫ XX1001XX1001 % HALT LPAT PFCT2

CHANNEL 1-8,10-13 CFPF NOP/T1 !1000XX1000XX

NOP/T2 !0001LH0001LH

STPS /T11 !1001XX1001XX END END

PPRO PATFUNCT MODE LCDPPCP PDSECT

CHANNEL 1 2 3 4 5 6 13 12 11 10 9 8 PMSECT

START:NOP /T1 ! 1001XX 1001XX NOP /T1 ! 0001LH 0001LH

STOP: NOP /T1 ! 1001XX 1001XX END

PATTERN sk7474 MODE AT RDX 10 CHANNEL 1-6,8-13 MODULE PAT1CFPF NOP ,T1 !1001XX XX1001;

NOP ,T1 !0001LH HL1000;

∫ STOP,T1 !1001XX XX1001;

MODULE END LPAT PFCT2

CHANNEL 1-8,10-13 CFPF NOP/T1 !1000XX1000XX

NOP/T2 !0001LH0001LH

STPS /T11 !1001XX1001XX END

デバイス電源

DPSの構造

DAC + AMP

RNG A

DUT

Upper Clamp

Lower Clamp

DAC :Digital to Analog Converter RNG :Voltage Range selector AMP :Operational Amplifier

A :Current measurement unit and range selector Upper clamp :DPS Protection circuit upper current limiter Lower clamp :DPS Protection circuit Lower current limiter DUT :Device Under Test

MSB

LSB A社:アドバンテスト

B社:横河電機 C社:シバソク

テスタ1:T3347

テスタ2:T6575

テスタ3:AL9300

テスタ4:TS6000

テスタ5:S230

(56)

VS1=0.000V,R8V,M(0.8A),400MA,-400MA

DAC + AMP

RNG A

D U T

Upper Clamp

Lower Clamp

DAC :Digital to Analog Converter RNG :Voltage Range selector AMP :Operational Amplifier

A :Current measurement unit and range selector

MSB LSB

リソース名

F S

FORTRAN 型言語の例 ( テスタ 1)

(57)

57

DEFINE部記述: VCC=BS1(4R,4C) DATA部記述: VCC=0.0V

DAC + AMP

RNG A

D U T

Upper Clamp

Lower Clamp

DAC :Digital to Analog Converter RNG :Voltage Range selector AMP :Operational Amplifier

A :Current measurement unit and range selector Upper clamp:DPS Protection circuit upper current limiter Lower clamp:DPS Protection circuit Lower current limiter

MSB LSB

リソース名

F S

BASIC 型言語の例 ( テスタ 3)

(58)

DAC + AMP

RNG A

DUT

Upper Clamp

Lower Clamp

DAC :Digital to Analog Converter RNG :Voltage Range selector AMP :Operational Amplifier

A :Current measurement unit and range selector Upper clamp:DPS Protection circuit upper current limiter MSB

LSB

リソース名

DPSVSIM dpsvsim;

dpsvsim.pin(VS1);

dpsvsim.SRng(R8V);

dpsvsim.SVal(0V);

dpsvsim.MRng(M800MA);

dpsvsim.CPVal(400mA);

dpsvsim.CMVal(-400mA);

dpsvsim.Load();

F S

C 型言語の例 ( テスタ 2)

(59)

uvi(VCC) {v=@vcc; vi=vfim; i=3mA; vrng=r8V; irng=r3mA; aiarm=off; }¥

set vs1 v=0.000v,vr=10v,cur=400ma,ir=800ma;

テスタ4

テスタ5

C言語であってもステートメント方式を取っている.

その形式はテスタ・メーカ個別の形式を取っている。

C 型言語におけるその他の例

(60)

LPAT PFCT2

CHANNEL 1-8,10-13

CFPF NOP/T1 ! 1000XX1000XX NOP/T2 ! 0001LH0001LH

STPS /T11 ! 1001XX1001XX

END パターン記述

入力 H i:

入力 Low :

出力期待Hi:

出力期待 Low:

1 0 H L

テスト・パターン記述の例

(61)

分析:

(1)FORTRAN 型言語および BASIC 型言語のテスタ言語では,

記述の順番を理解する必要があり , プログラム開発が困難で かつ理解しずらい.

(2)C 型言語のテスタ言語ではプログラム行数が長くなる.

(3) プログラム行数の短縮のために 1 行のステートメントで記述 することが必要になることもあるが,テスタ・ベンダ固有と なっている

(4) テスト・パターン記述はほとんど同じであり,パターン 変換は容易である

テスタ言語の調査の結果

(62)

A

B C

D E

G F

TesterH

Individual program

Individual

programming

A

B C

D E

G F

H

Database

The latest programming conversion

The programming technique of the conventional form

A

B C

D E

G F

H

Tester

Tester

従来のテスト・プログラミング手法について

(63)

提言:

(1)テスタリソースに併せた形で,C言語の関数を定義する.

(2)多くのテスト・エンジニアが理解容易なテスタ言語とする.

(3)テスト・パターンは現状の一般的な記述を定義する.

メリット

① C 言語関数の関数定義を各テスタで持てば,各テスタ で実行可能なテスト環境が構築できる.

② テスタの構造を表現しているのでテスタへの理解が 促進できる.

③ テスタの構造を表現しているので,使用可能なテスタ の検索および照会ができる.

④ テスト・パターンは従来の形式で適用可能になる.

テスタ構造表現言語の提案

(64)

テスタ構造表現言語 出展:

2003 STRJ

報告

テスタプログラミング言語記述

C言語関数記述

デバイス電源

VS(ユニット番号,印加電圧,印加電圧レンジ,電流測定レンジ,

上限電流クランプ,下限電流クランプ)

DC記述:電圧印加電流測定

VSIM( 印加電圧,印加電圧レンジ,電流測定レンジ,

上限電流クランプ,下限電流クランプ)

DC記述 : 電流印加電圧測定

ISVM( 印加電流,印加電流レンジ, 電圧測定レンジ,

上限電圧クランプ

,下限電圧クランプ)

ピン記述

PIN(ピン番号,入力Hi レベル,入力Low レベル,終端電圧,波形モード,クロック指定,

Driver/Comparator/IO,出力比較Hi レベル,出力比較Low レベル,ストローブ指定)

電圧印加シーケンス

TIME(シーケンス番号,待ち時間,ユニット名)

SRONSROF

テスト番号記述

TEST(テスト番号)

測定命令記述

MEAS(測定ユニット名)

REG(ユニット名,レジスタ名,データ) SEND(ユニット名,レジスタ名,data)

テスタ記述 待ち時間記述

WAIT(待ち時間)

テスト・プログラム開始

MAIN(テスト・プログラム名)

テスト・プログラム終了 }

テスト終了 STOP

分岐制御命令

if(ARGn(n)<>0)

ループ制御命令

for( I=n; I<m; I++ )

リミット記述

LIMIT(測定ユニット名,上限リミット,下限リミット)

ピン番号のシンボル定義

PINLIST(ピン・リスト名,ピン番号)

レート記述

RATE(レート時間)

タイミング記述

CLK(クロック番号,ACLOK タイミング値,BCLK タイミング値,CCLK タイミング値)

STRB(ストローブ番号,ストローブ・タイミング値)

パターン記述

PATTER(パターン名)

CHANNEL(ピン記述)

NOP(タイミング・セット番号,パターン記述)

(65)

65

VS (ユニット番号,印加電圧,電圧レンジ,測定電流レンジ,

上限クランプ電流,下限クランプ電流) VS: デバイス電源リソース記述

ユニット数: デバイス電源番号 印加電圧: 印加電圧[V]

電圧レンジ: 電圧レンジ[V] (省略可)

測定電流レンジ: 電流測定レンジ[A] (省略可)

上限電流クランプ:保護電流値[A ] (省略可)

下限電流クランプ:保護電流値[A ] (省略可)

VS(1,0V, , , , )

VS(1,0V,8V,800ma,400ma,-400ma)

テスタ構造表現言語での記述の例 (DPS)

(66)

テスタ A

テスタ B

テスタ D テスタ E テスタ G テスタ F

テスタ H

Database

テスタ C

Tester structure

expression language

テスタ構造表現言語の考え方 (1)

(67)

67

COMP

Test Program

DR PG TG

CPU

DPS

OS

DC COMP

GTL (General Tester Language)

テスタ構造表現言語の考え方 (2)

PATTER pattern name CHANNEL (ピン記述)

NOP(タイミング・セット数,パターン記述)

STPS(タイミング・セット数,パターン記述)

END VS(ユニット数,印加電圧,電圧レンジ,測定電流レンジ,

上限クランプ電流,下限電流クランプ)

VSIM(ユニット番号,印加電圧,電圧レンジ,測定電流レンジ,

上限クランプ電流,下限電流クランプ)

PIN(ピン番号,入力Hiレベル,入力Lowレベル,終端電圧゙,波形モード,クロック指定,Driver/Comparator/IO,

出力判定Hiレベル,出力判定Lowレベル,ストローブ指定)

DUT

(68)

Test Program

TEST VS

Unit Number

Voltage Value

Voltage RNG

Clamp Current n

n

Value [V]

n [REG]

Value [A]

PIN

n Pin Number

n

n

Input level number

mod

Wave Mode

n

n

Clock number Strobe number

Output level number Number

テスタ構造表現言語の考え方 (3)

参照

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