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AP1700 Datasheet

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Academic year: 2021

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(1)

概 要 AP1700 は、疑似共振型スイッチング電源制御ICです。省電力対応回路を持ち、動作時の電流を低減し、 低消費電力で動作します。 高電圧部分を直接、ICの起動回路に接続する事により、起動回路部分の外付け部品の低減できるとともに、 高電圧部分を有することで、消費電流の低減にも寄与しています。 また、トランスの音鳴き対策回路を内蔵することで、軽負荷時(パルススキップ時)の音鳴きを低減でき ます(最大スイッチング周波数が変化)。 特 長  疑似共振型のスイッチング電源制御IC  高電圧対応の起動回路を内蔵  低消費電流(動作時、無負荷):0.5 mA  最大スイッチング周波数:190 kHz (140~190 kHz)  外付けの大型パワーMOS-FETを直接駆動できるドライバ回路内蔵  軽負荷動作:パルススキップモード  2次側過電圧保護機能:ラッチ停止型  トランスの音鳴き対策回路内蔵  その他保護回路:UVLO回路、過電流保護回路(ラッチ停止型)  動作温度範囲Ta: -40 ~ 85 C  Package: SOP-8  AV機器  その他、待機電力を小さくする必要がある機器 用 途

Quasi-resonant type switching power supply control IC

(2)

ブロック図

図1 AP1700 ブロック図

ピン配置

図2 Pin レイアウト (Top View)

QR

VH

FB

NC

TOP VIEW

CS

VDD

GND

OUT

Start up Start up Management Logic UVLO Driver Latch Timer OVP OCP 1 shot Quasi-resonant Max . fsw Blanking 140~190kHz P-Skip OLP Soft start Ref 5 V Reg. REF CLR Reset S R Q Q Ref Timer VDD CS VH VDD OUT GND FB CS QR ~ 1 3 2 4 5 6 8 ISMAX Cont. QR 3.5V 2V 25V 18V/9V 0.4V Blank 400ns CLK

(3)

端子説明

No. Pin Name I/O Function

1 QR I 疑似共振,ボトム検出端子 この端子は、スイッチングの最下点を検出します。2次側 過電流補正としても使用します。 2 FB I フィードバック端子 2 次側からの電圧フィードバックをフォトカプラを介して 受けます。過負荷状態を検出します。 3 CS I 電流検出端子 外付けパワーMOS-FET の電流値を検出します。軽負荷時の 間欠動作への移行を制御します。トランスのショート保護 検出を行います。 4 GND - グラウンド端子 5 OUT O 外付けパワーMOS-FET のゲートドライブ端子 1nF の負荷を 30~40ns で充放電することができます。 プルダウン抵抗(100k)を内蔵します。 6 VDD I 電源入力端子 過電圧保護としての検出をします。 7 NC - 未接続端子 内部のどこにも接続されていません。 8 VH I 起動時の高電圧電源入力端子 VDD 端子が 18V 以上で、起動機能としては OFF します。

(4)

Ta =25

C

項目

記号

定格

単位

最大電源電圧

VDD

30

V

OUT 端子電圧

Vout

-0.3 ~ VDD+0.3

V

VH 端子入力電圧

VVH

-0.3 ~ 450

V

FB、CS 端子入力電圧

Vin

-0.3 ~ +5.0

V

QR 端子電圧

VQR

-0.3 ~ VDD+0.3

V

許容損失(Ta<25

C ) Note2)

Pd

400

mW

最大 Junction 温度

Tj

125

C

保存温度範囲

Tstg

-40 ~ +150

C Note 1)電圧は、GND端子を基準とした値です。 2)Ta≧

25

Cにおいては、4mW/Cにて減衰します。 3)上記の値を超えた条件で使用した場合、デバイスを破壊することがあります。絶対最大定格を超えて 使用した場合は、動作保証対象外となります。 ・電流の規定は、+がシンク、-がソースを表します。 1)推奨動作条件 絶対最大定格 電気的特性 VDD=15V, Ta =25C 項目 記号 規格 単位

MIN TYP MAX

電源電圧 VDD 11 15 24 V

VH 端子入力電圧 VVH 80 - 400 V

VDD 端子容量 CVDD 10 47 220 F

(5)

2)電気的特性

特に記載がない場合、VDD=15V、Ta =25C 、VH=open、QR=100kΩ。ただしVDDはUVLO解除後に所定の電圧と します。

項目 記号 規格 単位 条件

MIN TYP MAX 電流センス部 (CS 端子) 最大入力スレッショルド電圧 VTHCS 0.9 1.0 1.1 V VFB=3V 電圧ゲイン AVCS 1.75 2.0 2.25 V/V ⊿VFB /⊿VCS 最小オン幅 tONMIN 250 400 520 ns VFB=3V, VCS=1.5V ラッチ停止スレッショルド電圧 VTHSat 1.8 2.0 2.2 V フィードバック部 (FB端子) パルス停止FB端子電圧 VTHFB0 330 400 470 mV Duty cycle=0 FB端子入力抵抗 RFB 19 27 35 kΩ VFB=1V ゼロ電流検出部 (QR端子) QR端子電圧 VQR 1.0 V IQR = -40A QR端子電流 IQR -100 A VQR = 0 V 出力部 (OUT端子) L出力電圧 VEN,HIGH 0.5 1.0 2.0 V IOL=100mA H出力電圧 VEN,LOW 12.0 13.2 14.5 V IOH= -100mA 立ち上がり時間 Note1) tr 40 100 ns COUT= 1nF 立ち下がり時間 Note1) tf 30 70 ns COUT= 1nF 高電圧入力部 (VH端子) VH端子入力電流 IVHRUN 1 5 A VVH=400V, VDD >VSTOFF VDD端子充電電流 IP0 - 1.0 mA VVH=100V, VDD= 0V IP1 - 10.5 -7.0 - 3.5 mA VVH=100V, VDD= 8V IP2 - 12.0 - 8.0 - 4.0 mA VVH=100V, VDD= 16V 低電圧誤動作防止(UVLO)回路部 (VDD端子)

ONスレッショルド電圧 VDDON 15.5 17.6 20 V VDD Increasing OFFスレッショルド電圧 VDDOFF 6.7 7.8 9 V VDD Decreasing

ヒステリシス幅 VHYS1 8 10 12 V 起動電流停止電圧 VSTOFF 9.1 10.3 12 V VDD Increasing 起動電流リセット電圧 VSTRST1 7.8 8.8 10 V VDD Decreasing ヒステリシス幅(起動電流) VHYS2 0.5 1.5 2.5 V 消費電流 (VDD端子) 動作時電源電流 IDDOP1 0.5 mA Duty cycle=DMAX VFB=2V, Out=no load IDDOP2 0.3 mA Duty cycle=0% VFB=0V 過電圧保護部(VDD端子) 過電圧スレッショルドレベル VOVP 25.0 26.5 28.0 V 過負荷保護部(FB端子) FB端子過負荷検知 スレッショルドレベル VOL1 3.2 3.5 3.8 V VFB Increasing VOL2 3.0 3.3 3.6 V VFB Decreasing 過負荷保護遅延時間 TOL 150 220 290 ms 過負荷検知後 スイッチング継続時間 Note 1) 設計保証値となります。

(6)

動作説明 図3.基本動作説明 概略回路図 OUT (Q1gate) Q1 Vds Q1 Id D1 IF Vsub QR pin 1shot output CS output 1V ・OUT端子 MOS-FETのゲート波形です。 ・Q1-Vds ・Q1-Id ゲートHによりオンとなります。ドレイン電流は時間とともに増加します。 ・D1-IF MOS-FETがオフすると、トランスの1次側に蓄積されたエネルギーは2次側 へ送られ、D1を通じて出力側へ流れます。 ・Vsub Vsubは3次巻線の出力です。上記回路図の接続により、MOS-FETのオン時 には巻数に比例した負の電圧が、MOS-FETオフ時には正の電圧が出力しま す。 ・QR端子 ノードVsubの電圧波形を、C, R により整形しQR端子に入力します。これ により、MOS-FETのVdsがもっとも低くなるタイミングでスイッチングす るよう設定することができます。 ・1shot output QR端子電圧が 1V になったタイミングでパルスを発生し、MOS-FETのス イッチングのタイミングを決定します。 ・CS output MOS-FETのドレイン電流が規定値に達することで、MOS-FETがOffとなり ます。このタイミングを決定するコンパレータの出力波形です。 1 4 2 3 Driver 1 shot Ref 5 Reset S R Q Q Ref OUT GND FB CS QR CS output Id IF Q1 Vsub D1 Quasi-resonant Max . fsw Blanking 140~190 kHz CLK

(7)

・定常動作及び軽負荷時パルススキップ動作

①定常動作

図4 定常動作のタイミング波形 重負荷~軽負荷までの各スイッチング状態で、ターンオフから5.3sを超えて最初のボトム検出した信号で Out端子からHレベルを出力します。

②軽負荷時パルススキップ動作

図5 軽負荷時パルススキップ動作 FB端子電圧が、パルス-ストップ電圧(0.4V)より低下すると、OUT端子からのパルス電圧がストップし ます。また、FB端子電圧が増加して、0.4Vより高くなると、パルス電圧を出力します。 5.3usec (~7.1usec) 外付け トランジスタ Vds 最小 off時間 QR 1shot-Signal Out端子 Pulse 重負荷 中程度負荷 軽負荷 5.3usec (~7.1usec) 5.3usec (~7.1usec)

FB端子

電圧

パルス-ストップ

電圧 (0.4V)

Out端子

パルス電圧

軽負荷 (パルス-スキップ動作)

重負荷

(8)

・起動回路と補助巻線電圧

図6 基本動作概略波形 VH端子に電圧を印加直後より、スタートアップ回路がVDD端子に接続されたコンデンサを充電します。 VDD端子電圧が17.6Vに到達すると、スタートアップ回路はオフとなり、同時にMOS-FETドライバがスイッ チング動作を開始します。 スイッチング動作開始直後、VDD端子電圧はAP1700の自己消費電流により下がっていくが、補助巻線電圧 が9V以上の場合、AP1700の電力供給は補助巻線により行われるため、スタートアップ回路の動作は停止し たままとなります。 補助巻線電圧が8.8Vに満たない場合は、VDD端子電圧が8.8Vを下回るとスタートアップ回路が再起動し、 VDD端子電圧が10.3Vに到達するまで、VDD端子のコンデンサを充電します。 VDD端子電圧が10.3Vに到達すると、スタートアップ回路は動作を停止するが、再びVDD端子電圧が8.8V以 下になると再起動します。 VH端子の電源がオフとなり、VDD端子に接続されたコンデンサの充電ができなくなった場合、VDD端子電 圧が7.8V以下になった時点で、動作を停止します。 補助巻線電圧が9Vより大きい Switching Start up VDD 18V 10.5V 9V 8V Switching Start up VDD 18V 10.5V 9V 8V 補助巻線電圧が9Vより小さい

(9)

・各端子の使用方法

1番端子(QR端子)

補助巻き線からの電圧VL3(最大値)に対して VL3 < 5・((R1+R2)/R2) と、なるようにR1、R2を選択します。 通常動作においてQR端子に印加する電圧が、5V 程度になるよう、抵抗R1と、R2を設定します。 また、QR端子からの流出電流IQR で、2次側の過負荷 図7 QR端子の接続 保護の補正(Note1)を決定する。この時の関係は IQR=VL3/(3・R2+4・R3) ・MOS-FETをオンさせるタイミングについて ターンオン直前に、MOS-FETの電圧は、トランスのインダクタンスと共振用コンデンサで共振により 振動します。この共振の谷で、MOS-FETが、オンするように、C3を調整します(設定よって、無しで も可)。 ・設定例 Vin=100V(AC)において、VDD電圧が、18V程度の場合 ・R1=220kΩ、R2=75kΩ、R3=68kΩ(Note2)、C3=22pF Note 1)補助巻き線からの電圧によって、QR端子への印加電圧は変化するので、設定にはすべての使用範 囲での動作確認をお願いします。 特に、Vin=MAX、負荷MAXでは、QR端子に最大電圧が、印加されると予想されますので起動 不良にならないように、使用範囲内での確認が必要となります(保護機能説明の項、図 8を参照)。 2)この時、疑似共振のターンオンタイミングの検出が、大きくずれる場合は、R3を小さくします。 ただし、小さくすると、2次側の過電流保護で、ラッチするので、入力電圧の高いところでの 使用負荷範囲での動作確認が必要になります。

2番端子(FB端子)

・接続 フォトカプラの受光部を接続する。FB端子の近い場所にノイズ防止のためのコンデンサを接続します。 ・過負荷の検出 2次側の負荷において、過負荷状態が続き出力電圧が低下した状態となると、FB端子の電圧は端子の 最大電圧となります。この状態を、過負荷状態と検出します。過負荷状態の検出の電圧は、3.5Vです。 ・過負荷検出後の動作 過負荷状態になると、スイッチング動作を停止します。停止状態を保持するラッチ停止となります。

3番端子(CS端子)

・接続 パワーMOS-FETのソース端子とGND間に接続した抵抗の電圧を検出します。パワーMOS-FETの動 作によるサージ電流のノイズ、外部からのノイズ等で、誤動作を起こす場合は、CS端子にCRのフ ィルターを追加します。起動時など過渡状態や過負荷などの異常時においても、検出電圧の1Vに相 当する電流で制限されます。 ・パルススキップモードの動作 CS端子に直列接続した抵抗によって、パルススキップモードへの動作する負荷を変えることがで きます。 ・トランスのショート検出 トランスのショート時においてCS端子電圧が、2.0V以上になると、ラッチ停止します。

Quasi-resonant

ciucuit

QR

1

補助巻き線

R1

R2

R3

C3

(10)

4番端子(GND端子)

1次側のGNDに接続。基準点となります。

5番端子(OUT端子)

・接続 OUT端子から直列に抵抗の一端を接続して、他端をパワーMOS-FETのゲート端子に接続します。 ・通常動作の状態 ON期間は、ハイ状態でVDD電圧が印加されます。OFF期間は、ロー状態で0Vの電圧が印加されます。

6番端子(VDD端子)

・接続 トランスに、1次、2次巻き線とは別に3次巻き線を設定して、そこから、ダイオード及びコンデンサで 整流した電圧を印加します。ノイズが大きいときは、端子の近傍にセラミックコンデンサを追加します。 この3次巻き線は、QR端子と共用します。 ・設定 通常動作の範囲で、11V~24Vとなるように、3次巻き線を設定します。 3次巻き線からの供給でなく、起動回路からの供給においても、動作する事は可能ですが、発熱が大き くなるので、VDD端子への電圧供給は、3次巻き線での対応を推奨します。 ・過電圧保護 VDD端子の電圧が、26.5Vを超えると、過電圧保護により、ラッチ停止します。

7番端子

高電圧端子と隣接しているので、無接続です。

8番端子(VH端子)

・接続 入力の高電圧部に接続します。基本は、整流後のラインに4.7~10k程度の抵抗を通して接続します。 ・通常動作 VH端子に高電圧が印加されると、起動回路からVDD-GND間のコンデンサを充電してVDD端子電圧は 上昇します。VDD端子電圧が、18V以上になると、内部回路が起動して動作を開始します。 VDD端子に、3次巻き線からの電圧印加がある場合は、起動回路は停止し、接続は遮断します。

・保護機能説明

① 過電流保護機能

過電流保護回路は、パワーMOS-FETのドレイン電流のピーク値を検出して電力を制限します。 パワーMOS-FETのドレイン電流は、ソース端子とGND間に接続した抵抗の電圧降下により検出しま す。通常は、ドレイン電流のピーク時に1Vの電圧を検出して、パワーMOS-FETをオフします。 AC100V~200V系のワイド入力で使用する場合、入力電圧と動作周波数が変化するために、過電流 保護の動作時における入力電力が、変化します。同一の負荷電流であっても、入力電圧の変化により、 出力電流は、約2倍になります。この状態を、均一にするために、QR端子を利用して、パワーMOS-FET の最大電流を補正する機能を搭載しています。 補正機能は、ドレイン電流を制御して、最大の2次側負荷電流を一定になるようにしています。 過電流保護としては、ラッチ停止する機能になります。

(11)

②過電流補正機能の設定について

過電流補正機能で、電流値を補正します。 補助巻き線からの電圧VL3(最大値)に対して VL3 < 5・((R1+R2)/R2) と、なるようにR1、R2を選択することで、図8に 示すような補正曲線を描きます。 *詳細は、・各端子の使用方法・1番端子 (QR端子)の項 を参照してください。 入力電圧による過電流の補正については、実動作を 確認しながら、R3の抵抗値を変化させます。 この時、入力電圧の最大値での確認も必要となります。 図8 補正結果 参考図 必要な最大負荷が取れる設定になるように、R3を調整 して、最適値を選択します。

③保護機能一覧表

内蔵保護機能 動作概要 検出期間 停止状態 検出条件 復帰条件 過負荷保護(OLP) 2 次側の負荷に過電流が流れたと きに OUT 端子出力を停止します。 ラッチ停止 FB 端子電圧が、 3.5V 以上の場合 VDD 端子電圧を、 UVLO 電圧以下にし ます。 Note1) 過電流保護(OCP) 1 次側のパワーMOS-FET に過電流 が流れたときに OUT 端子出力を 停止します。 ラッチ停止 CS 端子電圧が、 2V 以上の場合 VDD 端子電圧を、 UVLO 電圧以下にし ます。 Note1) 過電圧保護(OVP) VDD 端子に過電圧が印可された ときに OUT 端子出力を停止しま す。 ラッチ停止 VDD 端子電圧 が、26.5V 以上 の場合 VDD 端子電圧を、 UVLO 電圧以下にし ます。 Note1) 低電源電圧誤動作保護 (UVLO) 回路の誤動作を防止するために内 部回路を全停止します。 全停止 自動復帰 VDD 端子電圧 が、6.7V 以下の 場合 VDD 端子電圧を、起 動電圧以上にしま す。 Note2) Note 1)UVLO電圧は、6.7V以下としてください。 2)起動電圧は、15.5V以上としてください。

0 2 4 6 8 10 12 70 90 110 130 150 170 190 210 230 VinAC[V] 過負荷電流 [A ] 25℃ -10℃ 60℃

(12)

0 10 20 30 40 50 60 70 80 90 100 1 10 100 1000 10000 効率 [% ] 負荷電流[mA] 80V 100V 120V 標準回路接続例 図9 12V出力 応用回路例 AP1700 12V出力応用回路例を示します。 入出力の条件は、下記となります。 ・入力電圧 : AC 80V ~ 120V ・出力電圧/電流 : 12V / 0 ~ 3500mA 電気特性 例 1.負荷電流 VS. 入力電力 VS. 効率 負荷電流[mA] 入力電力 [mW] 効率[] 0 20.0 - 1 35.5 34.19 10 164.6 73.73 50 727.0 83.45 1000 13,727 88.28 2500 34,160 88.52 3500 48,010 88.06 2.出力電流による効率変化 C8 Q1 ~ F1 D5 R12 3 1 2 QR 4 FB CS GND 6 8 7 5 VH NC VDD OUT C1 T1 R4 R5 R3 R1 R2 C5 C4 R7 R8 C7 R16 R14 R15 R10 D3 R11 Q2-1 C9 D4 C10 C11 C12 R18 R19 Q2-2 C14 C15 R22 R20 R21 R23 R24 D2 IC1 IC2 T1 T2 T3 T4 C3 R17 R6 D1 C2 C6

(13)

3.参考部品表

種類 記号 品名 定数 製造メーカ 備考

Fuse F1 - 250VAC/2A -

Diode

D2 RF101L2S 200V/1A ROHM Fast Recovery D. D3 RF101L2S 200V/1A ROHM Fast Recovery D. D4 RB085T-60 60V/10A ROHM Schottky Barrier D. D5 DBA20 600V/2A ONsemi Bridge D.

Resistor R1 - 220k - R2 - 56k - R3 - 68k - R4 - 4.7k - 1/4W Leaded R5 - 4.7k - 1/4W Leaded R7 - 12 - R8 - 12 - R10 - 68k - R11 - 47 - R12 - 22 - R14 - 10k - R15 - 510 - R16 - 0.36 - 1W Leaded R17 - 0.36 - 1W Leaded R18 - 1.5k - R19 - 10k - R20 - 100k - R21 - 39k - R22 - 100k - R23 - 33k - R24 - 3.9k - Capacitor

C1 200PX220MEFC16×35.5 220F/200V Rubycon Aluminum Electrolytic

C4 - 1000pF/50V - Ceramic

C5 - 1000pF/50V - Ceramic

C7 - 100F/50V Rubycon Aluminum Electrolytic

C8 - 470pF/1kV - Ceramic

C10 16ZL1500M12.5×20 1500F/16V Rubycon Aluminum Electrolytic C11 16ZL1500M12.5×20 1500F/16V Rubycon Aluminum Electrolytic C12 16ZL1500M12.5×20 1500F/16V Rubycon Aluminum Electrolytic

C14 - 220pF - Ceramic

C15 - 0.01F - Ceramic

Transformer T1 AP1700評価用Transformer - - NP:NS:NC=44:21:11 LP=265μH

IC

IC1 AP1700 AKPD

IC2 PC1093 Vref=2.5V RENESAS Transistor Q1 2SK4196LS 500V/5A ONsemi Photocoupler Q2 PC817 SHARP

(14)

パッケージ 及び マーキング 1)外形寸法図 図10 Package 2)マーキング 上段: 品名: 1700 下段: デートコード 4桁 A:西暦年下一桁 BC:週 D:組み立てコード一桁

(15)

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