Microsoft PowerPoint - 集積回路工学(5)_ pptm

集積回路工学

東京工業大学

大学院理工学研究科

電子物理工学専攻

(5)CMOS論理回路の電気特性

とスケーリング則

資料は松澤研のホームページ

インバータ回路

インバータの電圧関係

PMOS

NMOS

V

_in

V

_dd

-V

_in

V

_out

V

_dd

-V

_out

V

_dd

NMOSとPMOSの電圧関係は相補的

インバータのDC特性

V(5) V(4) 0 0.4 0.8 1.2 1.6 2.0 D C T R A N SF ER C U R VES ( V ) 0 0.4 0.8 1.2 1.6 2.0 V8 (V) 入力電圧(V) 出力電圧 (V) １段目の出力 ２段目の出力

Vdd=1.8V

A

B

C

D

E

インバータの入出力特性は５つの領域に分けられる

ドレイン電圧 V_D ドレイン電流 ID (V_G-V_T)2_{に比例して増加する} ドレイン電圧 V_D ドレイン電流 ID ゲート電圧に対してほぼ等間隔 傾斜

)

V

V

(

WC

v

I

MOSFET

)

V

V

(

C

μ

L

W

I

MOSFET

TH gs ox S ds TH gs ox o ds

−

=

−

=

2

1

2

短チャネル

長チャネル

実際はこの中間を取り、以下の表現を用いる場合もある。

微細トランジスタの電圧・電流特性

(

)

α T gs ox ds

μ

C

V

V

L

W

I

=

0

−

2

1

α: 1～2, 通常1.3程度 桜井のα乗則

T. Sakurai, et al., IEEE, JSC, Vol. 25, no.2, pp.584-594, 1990.

微細なトランジスタではゲート電圧に比例する電流になる。

(アナログ回路ではこの近似則は用いないほうが良い）

NMOSトランジスタのDC特性

ID(M82) 0 0.25m 0.50m 0.75m 1.00m 1.25m 0 0.4 0.8 1.2 1.6 2.0 V28 (V)

V

_ds

=1.8V

W/L=1.8um/0.18um

V

_gs

(V)

I

ds

(A)

(

'

)

T gs ox s ds

v

C

W

V

V

I

≈

−

(

)

V

V

mV

mA

k

V

V

m

W

k

mA

I

Tn n Tn gs n dsn

6

.

0

)

(

49

.

0

8

.

1

1

6

.

0

0

.

2

24

.

1

)

(

)

(

' '

=

μ

≈

−

=

−

μ

≈

短チャネルMOSトランジスタの電圧電流式を適用

NMOSトランジスタのDC特性

ID(M82) -0.25m 0 0.25m 0.50m 0.75m 1.00m 1.25m 0 0.4 0.8 1.2 1.6 2.0 V29 (V)

V

_ds

(V)

I

ds

(A)

V_gs=1.8V V_gs=1.6V V_gs=1.4V V_gs=1.2V V_gs=1.0V V_gs=0.8V V_gs=0.6V

V

_ds

=1.8V

W/L=1.8um/0.18um

リニア領域

飽和領域

V

_ds

>V

_gs

-V

_T

V

_ds

<V

_gs

-V

_T

飽和領域では電流はV

_ds

に対してほぼ一定、リニア領域ではV

_ds

が下がると減少する

PMOSトランジスタのDC特性

ID(M83) 0 0.2m 0.4m 0.6m 0.8m 1.0m 0 0.4 0.8 1.2 1.6 2.0

V

_ds

=1.8V

W/L=3.6um/0.18um

V

_gs

(V)

I

ds

(A)

(

'

)

T

gs

ox

s

ds

v

C

W

V

V

I

≈

−

(

)

V

V

mV

mA

k

V

V

m

W

k

mA

I

Tp p Tp gs p dsp

7

.

0

)

(

27

.

0

6

.

3

1

76

.

0

8

.

1

0

.

1

)

(

)

(

' '

=

μ

≈

−

=

−

μ

≈

PMOSトランジスタのDC特性

ID(M83) -0.2m 0 0.2m 0.4m 0.6m 0.8m 1.0m 0 0.4 0.8 1.2 1.6 2.0

V

_ds

(V)

I

ds

(A)

V_gs=1.8V V_gs=1.6V V_gs=1.4V V_gs=1.2V V_gs=1.0V V_gs=0.8V V_gs=0.6V

V

_ds

=1.8V

W/L=3.6um/0.18um

リニア領域

飽和領域

V

_ds

>V

_gs

-V

_T

V

_ds

<V

_gs

-V

_T

CMOSインバータのDC特性

V(5) V(4) 0 0.4 0.8 1.2 1.6 2.0 D C T R A N SF ER C U R VES ( V ) 0 0.4 0.8 1.2 1.6 2.0 V8 (V) 入力電圧(V) 出力電圧 (V) １段目の出力 ２段目の出力

Vdd=1.8V

A

B

C

D

E

A: NMOS 遮断 V

_gs

<V

_T

, V

_ds

=1.8V

PMOS 遮断 V

_gs

>>V

_T

, V

_ds

=0V

B: NMOS 飽和 V

_gs

>V

_T

, V

_ds

>V

_gs

-V

_T

PMOS リニア V

_gs

>>V

_T

, V

_ds

<V

_gs

-V

_T

C: NMOS 飽和 V

_gs

>>V

_T

, V

_ds

>V

_gs

-V

_T

PMOS 飽和 V

_gs

>>V

_T

, V

_ds

>V

_gs

-V

_T

D: NMOS リニア V

_gs

>>V

_T

, V

_ds

<V

_gs

-V

_T

PMOS 飽和 V

_gs

>V

_T

, V

_ds

>V

_gs

-V

_T

E: NMOS 遮断 V

_gs

>>V

_T

, V

_ds

=0V

PMOS 遮断 V

_gs

<V

_T

, V

_ds

=1.8V

インバータの入出力特性は５つの領域でのトランジスタの状態

CMOSインバータの貫通電流

(

)

(

0

.

6

)

88

.

0

)

(

6

.

0

,

8

.

1

,

49

.

0

)

(

)

(

' '

−

≈

=

=

=

−

μ

≈

gs dsn Tn n Tn gs n n dsn

V

mA

I

V

Wn

k

V

V

m

W

k

mA

I

ID(M57) 0 40u 80u 120u 160u 200u 0 0.4 0.8 1.2 1.6 2.0 入力電圧(V) 貫通電流 (A)

貫通電流はトランジスタが遮断

していなければ流れる

最大電流は論理の遷移時に流れる。

(

)

(

0

.

7

)

97

.

0

)

(

7

.

0

,

6

.

3

,

27

.

0

)

(

)

(

' '

−

=

=

=

=

−

μ

≈

gs dsp Tp p Tp gs p dsp

V

mA

I

V

W

k

V

V

m

W

k

mA

I

インバータの過渡応答

V(5) V(4) -0.4 0 0.4 0.8 1.2 1.6 2.0 TRANSIENT RESPONSES (V) 0 5n 10n 15n 20n 25n 30n TIME (s)

C

_L

=2pF

sec)

/

(

10

5

.

4

sec

4

8

.

1

8

_V

n

V

dt

dV

_≈

₌

_×

sec)

/

(

10

5

.

4

2

9

.

0

8

_V

pF

mA

C

I

dt

dV

p

×

=

≈

=

回路シミュレーションより

トランジスタ特性より

立ち上がり

立ち下がり

回路シミュレーションより

sec)

/

(

10

1

.

5

sec

5

.

3

8

.

1

₈

V

n

V

dt

dV

×

=

≈

sec)

/

(

10

5

.

5

2

1

.

1

8

_V

pF

mA

C

I

dt

dV

_n

×

=

≈

=

リニア領域に入り 電流が小さくなる リニア領域に入り 電流が小さくなる

T

_pdr

_T

pdf

信号遅延時間

T

_pdr

_{PMOSにて決定}

dsatp dd L pdr

I

V

C

T

2

⋅

≈

T

_pdｆ

_{NMOSにて決定}

dsatn dd L pdf

I

V

C

T

2

⋅

≈

I

_dsat

: V

_gs

=V

_dd

のときにMOSトランジスタに流れる電流

dsatn dsatp dd L pdf pdr pd

I

I

V

C

T

T

T

+

⋅

=

+

=

2

NAND回路

W

_p

/L

_p

=3.6um/0.18um

NAND回路の過渡応答

V(26) V(25) -0.4 0 0.4 0.8 1.2 1.6 2.0 TRANSIENT RESPONSES (V) 0 5n 10n 15n 20n 25n 30n TIME (s)

立ち下がり

回路シミュレーションより

sec)

/

(

10

3

sec

6

8

.

1

8

_V

n

V

dt

dV

_≈

₌

_×

PMOS側の駆動電流は変わらない

NMOSは約半分になる

スタックトトランジスタの特性

ID(M82) 0 200u 400u 600u 800u 0 0.4 0.8 1.2 1.6 2.0 V28 (V)

V

_ds

=1.8V

W/L=1.8um/0.18um

V

_gs

(V)

I

ds

(A)

(

)

V V mV mA k V V m W k mA I Tn n Tn gs n dsn 7 . 0 ) ( 37 . 0 8 . 1 1 7 . 0 9 . 1 8 . 0 ) ( ) ( ' ' = μ ≈ − = − μ ≈

消費電力

ID(M54) ID(M55) -0.25m 0 0.25m 0.50m 0.75m 1.00m 1.25m 0 5n 10n 15n 20n 25n 30n TIME (s) PMOS PMOS NMOS

pC

T

I

Q

_pMOS

6

.

3

10

5

.

4

10

8

.

0

3 9

=

×

×

×

≈

×

≈

− −

PMOSを流れた電荷総量

容量に蓄積された電荷

pC

Q

_Cap

₌

1

.

8

_×

2

_×

10

−12

₌

3

.

6

出力が立ち上がり時に

電源からPMOSを通じて容量に電流が

流れ半分のエネルギーがMOSで消費され

半分が容量に蓄積される。

しかし、これも立ち下がり時にNMOSで

消費される

2

dd

d

fCV

P ≈

結局、消費電力は

電源電圧依存性

)

1

(

)

1

(

)

(

)

(

dd Tn n n dd Tp p p L Tn dd n n Tp dd p p dd L dsatn dsatp dd L pd

V

V

W

k

V

V

W

k

C

V

V

W

k

V

V

W

k

V

C

I

I

V

C

T

−

+

−

=

−

+

−

⋅

=

+

⋅

=

(

)

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

−

∝

⎭

⎬

⎫

⎩

⎨

⎧

+

−

+

=

∝

dd T L Tn n n Tp p p dd n n p p L pd clk

V

V

C

V

W

k

V

W

k

V

W

k

W

k

C

T

f

1

1

1

1

1

V

_dd

が高いほど遅延時間は減少し動作可能な周波数は高くなる

スケーリング則:集積回路技術の基本原理

tox L W

Scaling

スケーリングによりLSIの集積度と性能が向上し、コストが下がった。

2

≈

S

寸法縮小率： 0.7

面積縮小率： 0.5

スケーリングにより殆ど

すべての性能を向上できる

電界が一定になるようにする

1/S

2

Power dissipation/device

1/S

Gate Delay

1/S

Current

1

Field

1/S

Voltage

S

Doping concentration

1/S

Device dimensions L, W, Tox

Scaling Factor

Device/Circuit parameter

1/S

2

Power dissipation/device

1/S

Gate Delay

1/S

Current

1

Field

1/S

Voltage

S

Doping concentration

1/S

Device dimensions L, W, Tox

Scaling Factor

Device/Circuit parameter

スケーリング則の検証

(

_{dd T}

)

ox s dsat

v

C

W

V

V

I

≈

−

s

s

s

I

_dsat

→

×

1 ×

1

s

V

s

V

V

s

L

s

W

s

C

T dd gs ox

1

1

1

,

1

→

→

=

→

→

→

s

s

s

s

W

L

C

C

_L

∝

_ox

⋅

⋅

→

×

1

×

1

=

1

s

s

s

s

I

V

C

T

dsat dd L pd

1

1

1

1

=

⋅

→

≈

2 2 3 2 2

1

1

1

1

1

1

s

s

s

s

s

f

s

s

f

V

fC

p

_{d L dd}

=

⋅

→

=

⋅

→

∝

MOSトランジスタをスケーリングすれば速度が上がり、消費電力が下がる

前提条件として

しきい値電圧はスケールできる

負荷容量はゲート容量のみで決まる

しかし、実際はこうはうまくはいかない

プロセッサーの速度

2

tim

es

/ 2

y

ea

rs

2 ti

me

s/3

yea

rs

1994 1995 1996 1997 1998 1999 2000 300MHz 200MHz 400MHz 500MHz 700MHz 1GHz 100MHz (CY) 21064 21164 21164 21164 21264 21264 Pentium R4400 P6 P6 P6 P6MMX2 P7 Merced R3000 V810 R4200 SuuperSparc R3900 SH3 R4300 SH3 R4300 SA110 US R4400 _{Pentium MMX} SH4 V830R V832 R12000 PPC604e US-2 US-3 IBM NEC（研究） R14000 2001 2002 SH2 V830 R10000 R5000 SA110 PPC750 R10000

Embedded

High-end

PC

Year

Operating frequency

スケーリングによりプロセッサの速度は向上した.

微細化と遅延時間

1.8V 3V 5V

1V 1.2V 1.5V 2.5V

Technology node (um)

5 100

Delay time (Arbitral)

0.1

0.2

0.3

0.5

1.0

10 50

Low leak

(3pA/um)

Constant Vt/VDD

Middle leak

(1nA/um)

Scaled VT

Constant VT

Operating Voltage (V)

スケーリングによりゲートの遅延時間は下がった。しかしながら、

0.18um以降は飽和し、低リークトランジスタではむしろ増大している。