低電圧・低電力LSI技術の最新動向

Latest Developments on Low Voltage and Low Power LSI Technology

Koichiro ISHIBAHI

あらまし LSI の低電力化は微細化による内部容量の低減と低電圧動作により達成されてきたが，近年はリー ク電流とトランジスタ特性のばらつきにより，低電圧化の速度が低下した．特にオンチップメモリにその影響が 顕著であった．この課題に対処するためにプロセス，回路，アーキテクチャの各分野で毎年のように新しい低電 力技術が次々に開発されてきた．近年ではLSI の低電力化はますます重要になっており，FINFET や SOI 等の デバイス技術，デバイスの変動に対応する調整回路技術，対象及び非対称Multi CPU 等のアーキテクチャ技術 が提案され実用化されている．現在はバイオエレクトロニクスやセンサネットワーク等極低電力を必要とする新 しいアプリケーションが提案され，これに伴い極低電圧動作を行うサブスレッショルド論理回路の研究が広く行 われている． キーワード 低電力LSI，低電圧 LSI

1.

ま え が き

LSI

の低消費電力化は，

1990

年代には微細化と低

電源電圧化を同時に進める定電界スケーリングにより

達成されてきた．

2000

年になり，リーク電流やデバイ

スの特性ばらつきが増加して低電界スケーリング則が

維持できなくなり，電力問題が

LSI

の性能向上を果た

すための最大の関門となった．これに対し，プロセス

デバイス，回路，アーキテクチャの各分野でそれぞれ

あるいは協調しながら，多くの業界企業と大学が参加

して，数多くの低電力技術を開発して問題を克服して

きた．最近は過去に開発されてきた数多くの低電力技

術を同時に実装する設計技術が重要になってきている．

また，

Bio Electronics

や

Sensor Net Work System

等

LSI

の新しいアプリケーションが登場しており，こ

れらのアプリケーションの実現に必要な超低電力動作

を目指したニアスレッショールド及びサブスレッショ

ルド動作や，

RF

回路，電源回路等の高効率動作の研

究がさかんに行われている．

Graduate School of Informatics and Engineering, The University of Electro-Communications, 1–5–1 Chufugaoka, Chofu-shi, 182–8585 Japan a) E-mail: [email protected]

本論文では，これらの低電力技術の動向について述

べていく．

2.

ではスケーリング則の動向について述べ

る．

3.

では，モバイル用の

SOC

を例にこれまで開発

されてきた低電力

LSI

技術について述べる．また，筆

者が開発した低電力技術及び最近提案されている複数

の低電力技術を実装した例を紹介する．

4.

ではバイオ

エレクトロニクスやセンサネットワークにおける

LSI

の低電力化の必要性について述べた後に，サブスレッ

ショルド論理回路の例について述べていく．

2.

スケーリング則の動向

スケーリング則は，

1974

年に

Dennard

によって提

唱され

[1]

集積回路の微細化により高性能化が可能で

あることを示すものであり，

LSI

の微細化による効果

を裏づける重要な法則である．本章では電力に焦点を

あてたスケーリング則を紹介し，近年のスケーリング

則の動向を述べていく．

2. 1

スケーリング則の動向

図

1

に

30

年間のテクノロジーの加工寸法精度（

Fea-tur Size

）と電源電圧

(Supply Voltage)

の動向を示す．

微細化はムーアの法則に従って年とともに進展してい

くが，電源電圧は

1980

年代は

5V

一定の低電圧スケー

リング

(Constant Voltage Scaling, CV)

，

1990

年代

は電源電圧が加工寸法に比例して減少していく定電界

図 1 テクノロジーの加工寸法精度（Featur Size）と電源 電圧 (Supply Voltage) の動向

Fig. 1 Trends in feature size and supply voltage of logic circuits.

図 2 AC電流と DC 電流の Feature Size 依存性 Fig. 2 Trends in AC current and DC current depend

on feature size.

スケーリング

(Constant Field Scaling, CF)

である．

2000

年代になると低電源電圧化の速度が鈍り，

2001

年を軸として電源電圧がデバイス寸法の微細化係数

k

の

4

分の

1

乗に反比例する

1/4

乗則

(Quadratic Root

Scaling, QR)

になっていることがわかる．

低電圧化の速度が鈍った原因は二つある．第一の原

因は低電圧動作に必要な

MOSFET

のしきい値電圧

の低下に伴うリーク電流の増加を避けるためである．

図

2

は過去の

AC

電流と

DC

電流の

Feature Size

依

存性を示したもので，微細化とともにしきい値電圧の

低下によりサブスレッショルド電流が急激に増大して

DC

電流が

AC

電流を脅かすようになってきているこ

とがわかる．

図 3 SRAMの Static Noise Margin (SNM) を多数測 定した例．

Fig. 3 Measurred SNM of SRAM memory cells [24].

図 4 CV, CF, QRのそれぞれのスケーリング則場合の

動作周波数，ゲートあたりの AC 電力，チップあた りの電力

Fig. 4 Operating frequency, AC Power/gate, AC Power/chip depending on CV (Constant Voltage), CF (Constant Field), and QR (Quadratic Root) Scaling.

第二の原因は微細化に伴い増加するデバイスの特性

ばらつきによるものである．これは特に代表的なオン

チップメモリである

SRAM

において顕著である．図

3

は，

SRAM

の

Static Noise Margin (SNM)

を多数測

定した例である．左側の例はデバイスばらつきが少な

い場合で

SNM

の目があいていて動作可能であるが，

右側の例ではデバイスのばらつきが大きく目があい

ていない．このような場合は

SRAM

は正常動作が行

われず，

Read

時にデータが反転してしまうという現

象が起きる．このような場合に

SNM

を十分取って正

常動作させるには電源電圧を大きくする必要がある．

SRAM

は

CMOS

で構成され，ロジックと同じプロセ

スで製造されるため，論理

LSI

では必須のメモリであ

り，通常論理回路と同じ電源電圧が用いられる．した

がって，デバイスばらつきにより

SRAM

の低電圧動

作ができないと論理

LSI

全体の低電圧動作ができない

ことになってしまう．

図

4

は

CV, CF, QR

のそれぞれのスケーリング則

で動作周波数，ゲートあたりの

AC

電力，チップあた

りの電力を示したものである．ここで

k

は微細化係数

リング世代の

LSI

は微細化だけで消費電力を増加せず

に性能向上を達成できた．

一方，

QR

スケーリングにおいても，動作周波数は

増加するものの，チップあたりの

AC

電力は

k

の

1.5

乗に比例して大きくなる．すなわち，

QR

スケーリン

グにおいては，チップあたりの

AC

電力は急激に増加

する．

スケーリング則からいえることは，

2000

年代以後，

リーク電流による

DC

電力の増加，低電圧化の鈍化に

よる

AC

電力の増加が同時に発生し，

LSI

の進展を防

ぐことになりかねなかったことがわかる．実際には産

業界，アカデミアをあげてこの大きな課題を克服して

きた．

3.

開発された低電力技術とその例

本章では，

2000

年代以後に顕著になった電力問題に

対して開発されてきた低電力技術とその例について述

べていく．

3. 1

開発された

AC

電力，

DC

電力低減技術

図

5

は近年の代表的な

SOC

である携帯システム向

け

SOC

の

AC

電力を示したものである．図では縦軸

が

log

スケールの電力であり，携帯システムとして要

求される電力が太い破線で示されている．図中の細い

破線は低電力技術を開発しない場合の電力トレンドで

ある．図によれば

SOC

の電力は

90m

テクノロジ以後

要求値を超えてしまったことになる．これに対して図

中に示すような様々な低電力技術が開発されて実装さ

れてきた．例えば動作ブロックのみにクロックを供給

する

Clock Gating [2]

は現在でもほとんどの論理

LSI

に実装されている．

Multi CPU

は現在の

SOC

，マイ

クロプロセッサでは主流になりつつある低電力アーキ

テクチャである

[3]

．プロセスデバイス技術としては対

象レイアウトの

SRAM

セルである

Lithographically

Symmetric Cell [LS Cell] [4], [5]

による低電圧動作技

術が挙げらる．これらの低電力技術を世代ごとに開発

することによって

AC

電力を所定の要求値以下に抑え

てきたことがわかる．

図

6

は同じく携帯システム向け

SOC

の

DC

電力

を示したものである．

DC

電力は図

2

でも示したよ

Fig. 5 AC Power of Mobile SOC.

図 6 携帯向け SOC の DC 電力

Fig. 6 DC Power of Mobile SOC.

うに低電力技術なしでは指数関数的に増加する．こ

れに対し，基板バイアス回路技術

[6]

，マルチ

VT

設

計技術

[7]

，電源スイッチ回路技術

[8]

，

High K Metal

Gate (HKMG)

プロセス技術

[9]

等の低電力技術が開

発されている．これにより，

DC

電力をシステムが要

求する値以下に抑えている．

これらの低電力技術は，後述する

LS Cell

やクロッ

クゲーティングのように普遍的に使われているものが

あったり，

LSI

製品の要求仕様や

LSI

を用いるシステ

ムに応じて選択して使われたり，あるいは幾つかの技

術を同一チップ上に実装されたりして活用されている．

3. 2

プロセスデバイス技術による電力低減

近年の低電力技術として挙げられるのは

FINFET

や

SOI

等のデバイス技術，デバイスの変動に対応する

調整回路技術，対象及び非対称

Multi CPU

等のアー

キテクチャ技術及び，これらの技術を総動員して

LSI

に設計で作りこむ実装設計技術である．

まず，プロセスデバイス技術として，

LSI

の動作電

圧の決定づける

SRAM

の低電圧動作技術を挙げる．

筆者らは

0.18

µm

世代の開発において

SRAM

の低電

圧動作の重要性に気付き，

LS Cell (lithographically

Symmetric Cell)

を開発した

[4], [5]

．図

7

は

LS Cell

図 7 LS Cellのセル写真と SNM の電源電圧依存性 Fig. 7 LS Cell structure and SNM voltage dependence.

のセル写真と

SNM

の電源電圧依存性を示したもので

ある．

LS Cell

の特長は，レイアウトが横長で点対称

構造を有しており，その名のとおり最先端のリソグラ

フィ技術に対しても相性がよいことと，セル内のペア

トランジスタの特性がよくそろうため，低電圧動作が

得られやすいことにある．図

7

で示すように

LS Cell

の

SNM

の測定では電源電圧の

0.3V

まで

Butterfly

Curve

の目があいていて，本セルが極低電圧まで動作

が可能であることを示している．

本セル構造は超解像リソグラフィを用いた

65nm

世

代から広く普及し，

HKMG

を用いた

28nm

世代の現

在に至るまで，高歩留りと低電圧動作を実現する技術

として使われ続け

[9]

，

LSI

の低電力動作に貢献して

いる．

バルクプレーナ型の

MOS

デバイスは

40nm

世代ま

で標準的に用いられ続け，微細加工による低電力動作

の実現に大きく貢献してきた．しかし

32nm

世代以

後，ショートチャネル効果とデバイスの特性ばらつき

が大きくなり，

LS Cell

を用いても

SRAM

の

SNM

を

十分に確保できなくなってきた．そのため，

32nm

世

代から

FinFET

や

SOI

デバイスの採用が本格的に検

討されている．

FinFET

はトランジスタのチャネルが

Fin

構造でゲート電極がチャネルの

Fin

を取り囲むよ

うに構成されている．

FinFET

は

Intel

が

2011

年春

に

32nm

世代から採用すると宣言し，実際に量産もさ

れて現在に至っている

[10]

．また，

SOI

デバイスに関

しては

IBM

が

PDSOI

の設計技術を先行的に開発し

て実用化してきたが

[11]

，近年は日立から薄膜

BOX

層を用いて

FDSOI

のデバイスに基板バイアスをかけ

ら構造が提案されている

[12]

．

FinFET

及び

FDSOI

はショートチャネル効果の改

善，ばらつき低減，電流スロープ低減の三つの共通し

た特長があり，

LS Cell

のレイアウトをベースにした

低電圧動作

SRAM

を実現している．

このようなプロセスデバイス分野の変革による更な

Fig. 8 Performance of Microprocessor using adaptive circuits.

る低電圧動作の実現が近年の低電力技術の大きな潮流

である．

3. 3

回路技術による電力低減

低電圧動作を阻害するデバイスの特性変動に対して

調整回路技術

(Adaptive Circuit)

の採用がもう一つ

の低電力技術トレンドである．調整回路技術は，デバ

イスの特性変動を基板バイアスまたは電源電圧または

その両者を用いて調整する技術である．

筆者らは

Speed Adaptive VT (SAVT)

という基板

バイアスによる調整回路を初めてマイクロプロセッサ

に適用し

2000

に

ISSCC

で発表した

[13]

．図

8

は調

整回路を適用したマイクロプロセッサの特性である．

0.13

µm

技術を用いた

SH4

に対して内部の速度が一定

になるように基板バイアスを印加した．その結果，一

定の動作電圧範囲で最高動作速度と消費電力が一定に

なる効果が得られている．

電源電圧としきい値の差をオーバードライブ電圧と

称する．低電源電圧動作においてはオーバードライブ

値が小さいため，回路の特性がしきい値電圧に対して

非常に敏感である．調整回路はデバイス特性のばらつ

きを製造後に調整できるため，小さいオーバードライ

ブ動作においては特に効果が高い．

最近の学会においても，基板バイアスによる調整回

路技術を用いた

SOC [15]

，オンチップ化したレギュ

レータを用いた電源電圧による調整回路技術

[22], [23]

等が報告されている．

3. 4

アーキテクチャによる電力低減

アーキテクチャからの低電力化技術として，マルチ

CPU

技術が開発されて実用に至っている．図

9

はマ

ルチプロセッサによる低電力化の概念図である．プロ

セッサが四つの演算器から構成されるとする．シング

ルプロセッサの場合，必要な演算器が一つの場合でも

四つの演算器全てが動作して電力を消費するのに対し，

マルチプロセッサの場合必要な演算器のブロックだけ

要な演算量は限られている．したがって，マルチプロ

セッサでは通常のアプリケーションを流す場合の大部

分の時間において必要な電力消費を抑えられる．現在，

図 9 対象型マルチプロセッサによる低電力化

Fig. 9 Low Power using Identical Multi-Processor.

図 10 非対象型マルチプロセッサによる低電力化とその

効果

Fig. 10 Effect on Low Power using Asymmetric Multi-Processor.

称プロセッサは最高性能は低いものの電力効率のよい

Primary CPU

と最高性能が大きいが電力効率の悪い

Secondary CPU

から構成されている．大きな演算能

力を必要としない通常のワークロードでは，

Primary

CPU

を動作させて消費電力を抑える一方，大きな演算

能力を必要とする場合には

Secondary CPU

を用いて

ピーク性能を達成する．計算によれば

Primary CPU

と

Secondary CPU

の電力差を

1 : 3

に設定した場合

の電力削減効果はワークロードがピークの

20%

のとき

に最大

68%

になることがわかった．

最近の

ISSCC

においては，この対象マルチプロセッ

サと非対称マルチプロセッサを組み合わせ，更に電源

電圧と基板バイアスの調整技術を実装した発表があっ

た

[15]

．多くの低電力技術を取り入れて始めてモバイ

ル用途の低電力

SOC

が実現できることを改めて示し

たと言える．

4. LSI

の新しいアプリケーションと低電

力技術

LSI

の低電力化が進むにつれて，非接触電力伝送技

術やエネルギーハーベスティング技術と組み合わせて

新しいアプリケーションの提案が相次いでいる．その

代表的なアプリケーションがバイオエレクトロニクス

とセンサネットシステムである．本章はこれらの新ア

プリケーションで必要な低電力

LSI

技術について述べ

ていく．

4. 1

バイオエレクトロニクス応用

バイオエレクトロニクスは小型のエレクトロニクス

システムを用いて生体の情報を取得，モニタリングし

たり，あるいはエレクトロニクスシステムを人工の器

官として働かせたりする応用分野である．本応用では，

データ量は小さくて済む場合が多いが，システムを小

型化したり，

LSI

が動作するのに必要な電力を非接触

で伝送するため，

LSI

の電力を非常に小さくする必要

がある．また，エレクトロニクス自身から発生する熱

量を抑えるためにも電力を小さくする必要がある．

4. 2

センサネットワークシステム応用

センサネットワークシステムは数多くのセンサを

用い，温度，湿度，

PH

等環境中の物理量を広範囲に

把握したり，建物や橋脚等の構造物にセンサを取り付

けて，振動等を測定することにより，それらの構造物

の劣化具合を把握するシステムである．センサネット

ワークシステムにおいてはセンサノードを数多く置く

必要があるため，一度センサノードを置いてしまうと

電池交換等のメインテナンスを行うことが難しい．そ

のため，環境中のエネルギーから電力を取得するエネ

ルギーハーベスティング技術の研究が盛んに行われて

いる．エネルギーハーベスティングで得られる電力は

小さい．代表的なエネルギーハーベスティング技術で

ある太陽電池等では日中晴れた環境下で使用するので

あれば，

100mW/cm

ほどの大きな電力が得られるも

のの，室内では

100

µW/cm

と

3

桁も取得電力が下

がってしまう．その他振動や，熱電位差などのエネル

ギー源が提案されているが，太陽電池の室内よりも更

に十分小さいエネルギーしか得られることはできない．

LSI

で消費できるエネルギーも極めて限られているた

めに更なる低電力技術を必要とする．

4. 3

新アプリケーションに対応した低電力技術

新アプリケーションには演算性能を落としても従来

にない極低電力動作が要求されている．これに対応す

るため，図

1

で示した電源電圧のトレンドを凌駕する

極低電圧動作の研究がここ数年の研究動向である．

日本においては産業界のコンソーシアムである半導

体理工学研究センター（

STARC

）と東京大学，慶應大

学，広島大学が共同し，設計技術による

0.5V

動作を

目指した

Green IT

プロジェクトが行われた．本プロ

ジェクトでは，論理回路，メモリ，アナログ，無線の

各分野において，デバイス技術に依存せず回路設計及

び設計技術で

0.5V

以下動作を達成している

[17]

．

薄膜

BOX

構造の

SOI

デバイス（

SOTB, Silicon on

Thin BOX layer

）を用いて

0.4V

動作を目指す

LEAP

PJ

が，現在すすめられている

[18]

．

これらの

0.5V, 0.4V

以下での動作はしきい値電圧あ

るいはしきい値電圧以下の電源電圧であるので，

Near

Threshold

あるいは

Sub Threshold

領域で動作する．

海外も含めこれらの領域で動作する回路の研究が盛ん

に行われている

[19], [20]

．これらの領域においては，

電源電圧のわずかな変化によりタイミングが大きく変

化するために，

STA

等のタイミング設計にばらつき

を考慮した設計を取り入れたりしている．また，タイ

ミング設計の制約が少ない非同期回路も検討されてい

る

[21]

．

5.

む す び

低電力

LSI

技術開発の背景と現在の技術開発動向に

ついて概観してきた．

LSI

の低電力化技術はますます

発展し，新アプリケーションを開拓し，我々の身の回

りに水や空気のように意識しないところで社会や我々

の生活を支えてくれる存在に進展すると思われる．

謝辞 本論文を執筆するに当たり，本論文でも紹介

した技術をはじめ共に多くの低電力技術開発をしてき

た日立中央研究所，半導体理工学研究センター及びル

ネサスエレクトロニクスのメンバと，日ごろから低電

力技術に関して議論をいただいております国内外の産

業界，大学の関係者に改めて感謝を申し上げます．

文

献

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石橋孝一郎 （正員）