クロック・マネージャ、ハード・プロセッサ・システム（HPS）のテクニカル・リファレンス・マニュアル（TRM）

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cv_54002-1.2

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デバイス・ハンドブック

ISO 9001:2008 Registered

2. クロック・マネージャ

ハード・プロセッサ・システム（HPS）のクロック生成は、クロック・マネージャで集中管理されています。クロック・マネージャは、ソフトウェアでプログラム可能なクロック制御を提供してHPSで生成されるすべてのクロックをコンフィギュレーションします。クロックはクロック・グループに編成されています。クロック・グループとは、同じクロック・ソースで生成されるクロック信号のセットです。PLL のクロック・グループは、同じ PLLの電圧制御オシレータ（VCO）をクロック・ソースとするクロック・グループです。

クロック・マネージャの機能

クロック・マネージャには以下の機能があります。

■ HPSでクロックを生成および管理します。

■ 以下のPLL クロック・グループが含まれています。

■ メイン—Cortex™-A9マイクロプロセッサ・ユニット（MPU）サブシステム、

Level 3 （L3）インタコネクト、Level 4 （L4）ペリフェラル・バス、およびデバッグ用のクロックが含まれています。

■ ペリフェラル—PLLで駆動するペリフェラル用のクロックが含まれています。

■ SDRAM—SDRAMサブシステム用のクロックが含まれています。

■ ペリフェラル・クロック・グループおよびSDRAM クロック・グループをイネーブルすることなく MPUサブシステム・クロックをスケーリングできるようにします。

■ ほとんどのクロックをイネーブルおよびディセーブルするためのクロック・ゲート・コントロールを生成します。

■ 以下のイベント用のクロックを初期化し、順番に配列します。

■ コールド・リセット

■ ウォーム・リセット時のリセット・マネージャからのセーフ・モード・リクエスト

November 2012 cv_54002-1.2

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■ ソフトウェアが、この章で後に説明する以下の項目などのクロック特性をプログラムできるようにします。

■ SDRAM PLLおよびペリフェラルPLL用の入力クロック・ソース

■ 各PLLのマルチプライヤ範囲、ディバイダ範囲、および6個のポスト・スケール・カウンタ

■ SDRAM PLL出力用の出力フェーズ

■ 各PLL用のVCOイネーブル

■ 各PLL用のバイパス・モード

■ すべてのPLL クロック・グループの個々のクロックに対するゲート・オフ

■ 各PLLのロック状態の喪失のクリア

■ ハードウェア管理のクロック用のセーフ・モード

■ 汎用I/O （GPIO）デバウンス・クロック分周

■ ソフトウェアがすべての書き込み可能レジスタの状態を確認できるようにします。

■ PLL ロック時およびロック喪失時のMPUサブシステムへの割り込みをサポートします。

■ 信号レベルでのクロック・ゲーティングをサポートします。

1 クロック・マネージャは、以下の機能の動作には対応していません。

■ FPGA-to-HPS、HPS-to-FPGA、およびFPGA-to-HPS SDRAM用のクロックの選択・管理。これらのクロックの選択および管理は、FPGA ロジック・デザイナによってなされます。

■ ソフトウェアによって不正な値を使用してクロック・マネージャをプログラムしてはいけません。それをしてしまった場合、クロック・マネージャの動作は定義されず、HPSの動作が停止する可能性があります。不正なクロック設定から回復させる唯一の方法は、コールド・リセットです。

■ クロック設定を再プログラムする場合、グリッチのないクロックは自動的に遷移しません。ソフトウェアは、特別なシーケンスに従ってグリッチのないクロックの遷移を確認する必要があります。2–5ページの「ハードウェア管理のクロックおよびソフトウェア管理のクロック」を参照してください。

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第 2 章：クロック・マネージャ 2‒3 クロック・マネージャのブロック図およびシステム統合

クロック・マネージャのブロック図およびシステム統合

図2–1に、クロック・マネージャの主要なコンポーネントと HPSへのその統合を示します。

次の項では、クロック・マネージャ内部の機能ブロックについて説明します。図2–1 のグレー表示の部分について詳しくは、図2–3～図2–6を参照してください。

クロック・マネージャの機能の説明

この項では、クロック・マネージャの機能の動作について説明します。

クロック・マネージャのビルディング・ブロック

クロック・マネージャには以下の主要なビルディング・ブロックがあります。

PLL

クロック・マネージャには、メインPLL、ペリフェラルPLL、およびSDRAM PLLの3 種類のPLLが含まれています。これらのPLLは、HPS内でほとんどのクロックを生成します。3つのPLLにより生成されたクロック間にはフェーズ制御がありません。

図 2‒1. クロック・マネージャのブロック図

SDRAM Clock Group

Clock Manager

Peripheral Clock Group

SDRAM Controller Subsystem MPU, L3, L4

& Debug

PLL-Driven Peripherals Peripheral

PLL f2h_sdram_ref_clk f2h_periph_ref_clk

FPGA Portion

Control & Status Registers

L4 Bus (osc1_clk) EOSC2

EOSC1

Flash Controller Clocks

Flash Controllers

osc1_clk OSC1 Clock Group

Main Clock Group Dividers Main

PLL

SDRAM PLL

OSC1-Driven Peripherals Divider

Dividers

Control Logic reset_manager_safe_mode_req

Reset Manager

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各PLLは以下の機能を備えています。

■ フェーズ検出器および出力ロック信号生成

■ VCO周波数を設定するレジスタ

■ マルチプライヤ範囲は1～4096です。

■ ディバイダ範囲は1～64です。

■ 1～512の範囲を持っている6個のポスト・スケール・カウンタ

■ PLLは、グリッチのない遷移用としてosc1_clk クロックにすべての出力をバイパスできます。

SDRAM PLLには以下の追加機能があります。

■ ステップごとに1/8のフェーズ・シフト

■ フェーズ・シフトの範囲は0～7です。

式2–1に、F_REF、F_VCO、およびF_OUTの式を示します。M、N、およびCの値は、ソフトウェアにアクセス可能なレジスタ内に保存されています。

f メインPLL、ペリフェラルPLL、およびSDRAM PLLのVCO周波数の最大値と最小値は、

デバイスのスピード・グレードによって異なります。詳しくは、Cyclone V Device Datasheetを参照してください。

式 2‒1. F_REF、F_VCO、および F_OUTの式 F_REF = F_IN / N

F_VCO = F_REF × M = F_IN × M/N

F_OUT = F_VCO / (C_i× K) = F_REF × M/ (C_i× K) = (F_IN × M)/ (N × C_i× K) ここで、

(1) F_VCO = VCO周波数。

(2) F_IN = 入力周波数。

(3) F_REF = 基準周波数。

(4) M = 分子、クロック・フィードバック・パス。

(5) N = 分母、入力クロック基準パス。

(6) C_i = ポスト・スケール・カウンタ、ここで6個のカウンタについてiは0-5をとります。

(7) KはメインPLLの内部ポスト・スケール・カウンタで、C0のときK = 2、C1およびC2のときK = 4です。メインPLLのC3、C4、C5、さらにペリフェラルPLLとSDRAM PLLのすべてのC_iカウンタではK = 1です。

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第 2 章：クロック・マネージャ 2‒5 クロック・マネージャの機能の説明

図2–2に、各PLLのブロック図を示します。 M、N、およびCで示される値は、実際にはCSRに保存されている値よりも 1大きくなっています。

ディバイダ

ディバイダは、PLLで生成されたC0～C5のクロックを低周波数の順に分類します。

メインPLLのC0～C2のクロックには、追加の内部ポスト・スケール・カウンタがあります。

クロック・ゲーティング

クロック・ゲーティングは、クロック信号をイネーブルおよびディセーブルします。

コントロール・レジスタおよびステータス・レジスタ

クロック・マネージャには、クロック・マネージャをコンフィギュレーションして観察するために使用されるレジスタが内蔵されています。

ハードウェア管理のクロックおよびソフトウェア管理のクロック

クロックの値を変更するとき、hardware-managedおよびsoftware-managedという表示は、ハードウェアとソフトウェアのどちらが遷移を管理するか示しています。ソフ

トウェア管理のクロックは、変更によって影響される任意のクロックをソフトウェアが自動的にゲート・オフし、必要ならばPLL ロックを待って、それからクロック・バックをゲート・オンすることを必要とします。ハードウェア管理のクロックは、ハードウェアを使用して、新しいクロック値に対してグリッチなしの遷移が発生することを確認します。HPSにはハードウェア管理のクロックのセットが３つあり、すなわちメインPLL出力のC0、 C1、およびC2から生成されるクロックです。

HPSの他のすべてのクロックは、ソフトウェア管理のクロックです。

図 2‒2. PLL のブロック図

図2–2の注：

(1) フェーズ・シフトはSDRAM PLL出力のみに使用可能です。

(2) メインPLLでは、C0のときK=2、C1およびC2のときK=4です。ペリフェラルPLLおよびSDRAM PLLではK=1です。

N

(1 - 64) Phase Shift

(1/8 Per Step)

C0 Divide (1 - 512) × K

0 1

Phase Shift (1/8 Per Step)

C1 Divide (1 - 512) × K

0

1 CLKOUT1

C2 Divide (1 - 512) × K

0

1 CLKOUT2

C3 Divide (1 - 512)

0

1 CLKOUT3

C4 Divide (1 - 512)

0

1 CLKOUT4

C5 Divide (1 - 512)

0

1 CLKOUT5

CLKOUT0

PFD VCO

M (1 - 4096) FIN

F_REF

F_VCO

F_FB

F_OUT

PLL Bypass Path

Bypass Multiplexer (1)

F_OUT FOUT

F_OUT F_OUT FOUT

(2)

(7)

クロック・グループ

クロック・マネージャには、各PLL用のクロック・グループが1つ、EOSC1ピン用のクロック・グループが1つ含まれています。

OSC1 クロック・グループ

OSC1 クロック・グループのクロックは、EOSC1ピンから直接生成されます。このクロックは、決してゲートされたり分割されたりしません。 PLLからのクロック出力時に動作しないHPS ロジックによってPLL入力として使用されます。

表2–1に、OSC1 クロック・グループのクロックを示します。

メイン・クロック・グループ

メイン・クロック・グループは、PLL、ディバイダ、およびクロック・ゲーティングから構成されています。メイン・クロック・グループのクロックはメイン PLLから得られます。メインPLLは、常にデバイスのEOSC1ピンから供給されます。

表2–2に、メインPLL出力の割り当てを示します。

メインPLLからのカウンタ出力は、 PLL外部のプログラマブル・ディバイダによって更に分周された周波数を持っていることがあります。異なる分周値への遷移は、

最低速クロックの立ち上がりエッジよりも 1 クロック・サイクル分先立って最速出力クロックで発生します。例えば、メインC2出力では16で分周するディバイダでのサイクル15、メインC0出力では4で分周するディバイダでのサイクル3 となります。

表 2‒1. OSC1 クロック・グループのクロック クロック名 周波数 クロック・

ソース デスティネーション

osc1_clk 10～50 MHz EOSC1ピン 2–15ページの表2–9に示すOSC1ドライブのペリフェラル

表 2‒2. メイン PLL 出力の割り当て

PLL 出力カウンタ クロック名 周波数 フェーズ・シフト・

コントロール

メイン

C0 mpu_base_clk osc1_clk～変動⁽¹⁾ 使用不可

C1 main_base_clk osc1_clk～変動⁽¹⁾ 使用不可

C2 dbg_base_clk osc1_clk/4～mpu_base_clk/2 使用不可

C3 main_qspi_base_clk 最大432 MHz 使用不可

C4 main_nand_sdmmc_base_clk

NANDフラッシュ・コントローラでは最大250 MHz、SD/MMC コントローラでは最大200 MHz

使用不可

C5 cfg_h2f_user0_base_clk

駆動しているコンフィギュレーションではosc1_clk～ 125 MHz、ユーザー・クロックではosc1_clk～100 MHz

使用不可

表2–2の注：

(1) 最大周波数はデバイスのスピード･グレードによって異なります。

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図2–3に、メインPLLからの各カウンタ出力が、プログラマブル・ポスト PLLディバイダによってどのように分周されるのか示します。緑色で示したクロック・ゲーティング・ロジックは、レジスタに書き込みをするソフトウェアによって直接制御されます。オレンジ色で示したクロック・ゲーティング・ロジックは、ハードウェアによって制御されます。オレンジ色で示したクロック・ゲーティング・ロジックによって、ハードウェアは、例えばすべてのMPUサブシステム・クロックなど、クロック同期セットをシームレスに遷移させるようになります。

メインPLLのC0～C2出力から得られるクロックはハードウェア管理であり、ハードウェアはクリーン遷移が起きることを確認し、以下の制御値について、コントロール・レジスタに対するソフトウェアの書き込みアクセスによってダイナミックに変更することができます。

■ PLLバイパス

■ PLLの分子、分母、およびカウンタ

■ 外部ディバイダ

これらのレジスタでは、ハードウェアは書き込みが行われたことを検出して、正しいシーケンスを実行してグリッチのない遷移が発生することを確認します。遷移中にこれらのクロックを停止させることができます。

図 2‒3. メイン・クロック・グループの分周およびゲーティング

To Flash Controller

Clocks cfg_h2f_user0_base_clk

Clock Gate

Clock Gate Clock Gate

mpu_base_clk main_base_clk dbg_base_clk

mpu_clk C0

C1 C2 C3 C4 C5 Main

PLL

main_qspi_base_clk main_nand_sdmmc_base_clk

Clock Gate l3_mp_clk

Clock Gate l4_mp_clk Clock Gate

Divide by 2 Divide

by 4

Clock Gate l4_sp_clk Clock Gate dbg_at_clk Clock Gate dbg_clk Clock Gate dbg_trace_clk Clock Gate dbg_timer_clk Clock Gate cfg_clk Clock Gate h2f_user0_clock Divide by

1, 2, or 4 Divide by 1 or 2

Divide by 1, 2, 4, 8, or 16

Divide by 1 or 2

Divide by 2 or 4

mpu_periph_clk

mpu_l2_ram_clk

l4_main_clk

periph_base_clk (from Peripheral PLL C4)

l3_main_clk

l3_sp_clk

Divide by 1, 2, 4, 8, or 16

(9)

表2–3に、メイン・クロック・グループのクロックを示します。

メイン・クロック・グループ PLL ロックに影響を与える値の変更

メイン・クロック・グループPLLのVCO ロックに影響する任意の値（ハードウェア管理クロックを含む）を変更するには、ソフトウェアは、メインPLL出力クロックすべてがosc1_clkクロックによって駆動されるという事態を引き起こすメインPLL をバイパス・モードにする必要があります。ソフトウェアは、メインPLLをバイパス・モードから他のモードに切り替える前に、ロック・ステータス・レジスタを読み出すことによってPLLロックを検出する必要があります。

表 2‒3. メイン・クロック・グループのクロック

システム・クロック名 周波数 制約と注釈

mpu_clk メインPLL C0 CPU0およびCPU1を含むMPUサブシステム用のクロック mpu_l2_ram_clk mpu_clk/2 MPU Level 2 （L2） RAM用のクロック

mpu_periph_clk mpu_clk/4 GICなどのMPU SCUペリフェラル用のクロック l3_main_clk メインPLL C1 L3のメイン・スイッチ用のクロック

l3_mp_clk l3_main_clk or

l3_main_clk/2 L3のマスタ・ペリフェラル（MP）スイッチ用のクロック l3_sp_clk l3_mp_clk or

l3_mp_clk/2 L3のスレーブ・ペリフェラル（SP）スイッチ用のクロック l4_main_clk メインPLL C1 L4のメイン・バス用のクロック

l4_mp_clk

メインPLL C1またはペリフェラルPLL C4 から分周された osc1_clk/16～100 MHz

L4 MPバス用のクロック

l4_sp_clk

メインPLL C1またはペリフェラルPLL C4 から分周された osc1_clk/16～100 MHz

L4 SPバス用のクロック

dbg_at_clk osc1_clk/4 ～メイン

PLL C2/2 CoreSight™デバッグ・トレース・バス用のクロック dbg_trace_clk osc1_clk/16～メイン

PLL C2

CoreSight™デバッグ・トレース・ポート・インタフェース・ユニット（TPIU）用のクロック

dbg_timer_clk osc1_clk～メインPLL

C2 トレース・タイムスタンプ・ジェネレータ用のクロック

dbg_clk dbg_at_clk/2または

dbg_at_clk/4

デバッグ・アクセス・ポート（DAP）およびデバッグ・ペリフェラル・バス用のクロック

main_qspi_clk メインPLL C3 クワッド SPIフラッシュ内部ロジック・クロック

main_nand_sdmmc_clk メインPLL C4 フラッシュ・コントローラ・クロック・ブロックへの入力クロック

cfg_clk

メインPLL C5から分周されたosc1_clk～ 125_MHz

FPGAマネージャ・コンフィギュレーション・クロック

h2f_user0_clock

メインPLL C5から分周されたosc1_clk～ 100_MHz

FPGAファブリックへの補助ユーザー・クロック

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一度PLLがロックされると、 20%以下のPLL VCO周波数の変更ならばPLLのロック状態が喪失することはありません。VCO周波数を20%以下ずつ変更することを繰り返すことで、ロック状態を喪失することなく VCOベース周波数を漸進的に変更できます。例えば、ロック状態を喪失することなく VCO周波数を変更するには、周波数を20%変更し、変更後の値を再度16.7%変更します。

ペリフェラル・クロック・グループ

ペリフェラル・クロック・グループは、PLL、ディバイダ、およびクロック・ゲーティングから構成されています。ペリフェラル・クロック・グループのクロックはペリフェラルPLLから得られます。ペリフェラルPLLがEOSC1ピン、EOSC2ピン、

またはFPGAファブリックで提供される2h_periph_ref_clk クロックから供給されるようにプログラムすることができます。

メインPLLからのカウンタ出力の周波数を外部ディバイダによって更に分周することが可能です。異なる分周値への遷移は、最低速クロックの立ち上がりエッジよりも 1 クロック・サイクル分先立って最速出力クロックで発生します。例えば、メインC2出力では16で分周するディバイダでのサイクル15、メインC0出力では4で分周するディバイダでのサイクル3 となります。

表2–4に、ペリフェラルPLL出力の割り当てを示します。

表 2‒4. ペリフェラル PLL 出力の割り当て

ペリフェラル

C0 emac0_base_clk 最大250 MHz 使用不可

C1 emac1_base_clk 最大250 MHz 使用不可

C2 periph_qspi_base_clk 最大432 MHz 使用不可

C3 periph_nand_sdmmc_base_clk

NANDフラッシュ・コントローラでは最大 250 MHz、 SD/MMCコン

トローラでは最大 200 MHz

使用不可

C4 periph_base_base_clk

SPIマスタでは最大 240 MHz、スキャン・マネージャでは最大 200 MHz

使用不可

C5 h2f_user1_base_clk osc1_clk～100 MHz 使用不可

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図2–4に、ペリフェラル・クロック・グループ用のプログラマブル・ポスト PLL ディバイダおよびクロック・ゲーティングを示します。図中のクロック・ゲート・ブロックは、ソフトウェアの制御下でゲート・オフされる可能性のあるクロックを示しています。ソフトウェアは、これらのクロックに不正な動作を引き起こしてしまう可能性のある PLLやディバイダ設定を変更する前に、これらのクロックをゲー

ト・オフする必要があります。

表2–5に、ペリフェラル・クロック・グループのクロックを示します。

図 2‒4. ペリフェラル・クロック・グループの分周およびゲーティング

h2f_user1_base_clk

Clock Gate Clock Gate emac0_base_clk

emac1_base_clk periph_qspi_base_clk

emac0_clk emac1_clk C0

C1 C2 C3 C4 C5 Peripheral

PLL

periph_nand_sdmmc_base_clk periph_base_clk

24-Bit Divider

Clock Gate

spi_m_clk Clock Gate

can0_clk Clock Gate

can1_clk Clock Gate

gpio_db_clk Clock Gate

To main PLL group l4_mp_clk & l4_sp_clk multiplexer

Clock Gate h2f_user1_clock usb_mp_clk Divide by

1, 2, 4, 8, or 16 Divide by 1, 2, 4, 8, or 16

Divide by 1, 2, 4, 8, or 16

To Flash Controller Clocks To Flash Controller Clocks

表 2‒5. ペリフェラル・クロック・グループのクロック（その１）

システム・ク

ロック名 周波数 分周元 制約と注釈

usb_mp_clk 最大200 MHz ペリフェラルPLL C4 USB用のクロック

spi_m_clk

SPIマスタでは最大 240 MHz、スキャン・マネージャでは最大200 MHz

ペリフェラルPLL C4 L4 SPIマスタ・バスおよびスキャン・マネージャ用のクロック

emac0_clk 最大 250 MHz ペリフェラルPLL C0

EMAC0 クロック。250 MHzのクロックは、EMAC によって1000/100/10 Mbps動作の通常の 125/25/2.5 MHzの速度に内部で分周されます。

emac1_clk 最大 250 MHz ペリフェラルPLL C1

EMAC1 クロック。250 MHzのクロックは、EMAC によって1000/100/10 Mbps動作の通常の 125/25/2.5 MHzの速度に内部で分周されます。

l4_mp_clk 最大100 MHz

メインPLL C1 またはペリフェラルPLL C4

L4マスタ・ペリフェラル・バス用のクロック

l4_sp_clk 最大100 MHz

メインPLL C1 またはペリフェラルPLL C4

L4スレーブ・ペリフェラル・バス用のクロック

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SDRAM クロック・グループ

SDRAM クロック・グループは、PLLおよびクロック・ゲーティングから構成されています。 SDRAMクロック・グループのクロックは、SDRAM PLLから得られます。

SDRAM PLLは、EOSC1ピン、EOSC2ピン、またはFPGAファブリックから提供される f2h_sdram_ref_clkクロックから供給されるようにプログラムすることができます。

SDRAM PLLからのカウンタ出力はソフトウェア制御の下で直接ゲート・オフが可能です。各クロック用のディバイダ値はクロック・マネージャのレジスタによって設定されます。

表2–6に、SDRAM PLL出力の割り当てを示します。

can0_clk 最大100 MHz ペリフェラルPLL C4 コントローラ・エリア・ネットワーク（CAN）

コントローラ0 クロック can1_clk 最大100 MHz ペリフェラルPLL C4 CAN コントローラ1 クロック

gpio_db_clk 最大32 KHz ペリフェラルPLL C4 GPIO0、GPIO1、およびGPIO2のデバウンスに使用

h2f_user1_cl

ock ペリフェラルPLL C5 ペリフェラルPLL C5 FPGA ファブリックへの補助ユーザー・クロック 表 2‒5. ペリフェラル・クロック・グループのクロック（その２）

システム・ク

ロック名 周波数 分周元 制約と注釈

表 2‒6. SDRAM PLL 出力の割り当て

SDRAM

C0 ddr_dqs_base_clk 最大値は変動⁽¹⁾ 使用可

C1 ddr_2x_dqs_base_clk 最大ddr_dqs_base_clk x 2 使用可

C2 ddr_dq_base_clk 最大ddr_dqs_base_clk 使用可

C5 h2f_user2_base_clk osc1_clk～変動⁽¹⁾ 使用可

表2–6の注：

(1) 最大周波数はデバイスのスピード・グレードによって異なります。

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図2–5にSDRAM PLL クロック・グループ用のクロック・ゲーティングを示します。

図中のクロック・ゲート・ブロックは、ソフトウェア制御の下でゲート・オフされる可能性のあるクロックを示しています。ソフトウェアは、これらのクロックに不正な動作を引き起こしてしまう可能性のある PLLやディバイダ設定を変更する前に、

これらのクロックをゲート・オフする必要があります。

SDRAM PLL出力クロックは、 VCO周波数を1/8ずつリアルタイムでフェーズ・シフトすることができます。一度に可能なフェーズ・シフトの最大数は4096です。

表2–7に、SDRAMクロック・グループのクロックを示します。

フラッシュ・コントローラ・クロック

図2–6に示すように、フラッシュ・メモリ・ペリフェラルは、メインPLL、ペリフェラルPLLによって、またはFPGAファブリックから提供されるクロックから駆動することができます。

図 2‒5. SDRAM クロック・グループの分周およびゲーティング

h2f_user2_base_clk

Clock Gate Clock Gate Clock Gate

Clock Gate ddr_dqs_base_clk

ddr_2x_dqs_base_clk ddr_dq_base_clk

ddr_dqs_clk ddr_2x_dqs_clk ddr_dq_clk

h2f_user2_clock C0

C1 C2 C3 C4 C5 SDRAM

PLL

Unused Unused

表 2‒7. SDRAM クロック・グループのクロック

クロック名 周波数 制約と注釈

ddr_dqs_clk SDRAM PLL C0 MPFE、シングル・ポート・コントローラ、 CSRアクセス、およびPHY用のクロック

ddr_2x_dqs_clk SDRAM PLL C1 PHY用のクロック ddr_dq_clk SDRAM PLL C2 PHY用のクロック

h2f_user2_clock SDRAM PLL C5 FPGAファブリックへの補助ユーザー・クロック

図 2‒6. フラッシュ・ペリフェラル・クロックの分周およびゲーティング

Clock Gate sdmmc_clk

Divide by 4

Clock Gate nand_clk

f2h_periph_ref_clk main_nand_sdmmc_base_clk periph_nand_sdmmc_base_clk f2h_periph_ref_clk main_nand_sdmmc_base_clk periph_nand_sdmmc_base_clk

Clock Gate qspi_clk

f2h_periph_ref_clk main_qspi_base_clk periph_qspi_base_clk

Clock Gate

nand_x_clk

(14)

表2–8に、フラッシュ・コントローラ・クロックを示します。

リセット

コールド・リセット

コールド・リセットはハードウェア管理のクロックをセーフ・モードに、ソフトウェア管理のクロックをデフォルト状態にして、クロック・マネージャのすべてのレジスタを非同期にリセットします。

詳しくは、「セーフ・モード」を参照してください。

ウォーム・リセット

クロック・マネージャのレジスタは、クロック・マネージャがウォーム・リセット時にどのように対応するか制御します。通常、システムをブートする ROMコード用の既知のクロック・セットを生成するために、ソフトウェアはクロック・マネージャを安全な状態にします。ウォーム・リセット時のシステムの動作は、FPGA、

ブート・コード、およびデバッグ・システムがどのようにコンフィギュレーションされて動作するかということを含め全体として、ウォーム・リセットへのクロック・マネージャの対応を選択するとき慎重に検討する必要があります。

リセット・マネージャは、リセット・マネージャのウォーム・リセット・シーケンスの一部としてクロック・マネージャをセーフ・モードにするようにリクエストできます。クロック・マネージャにセーフ・モードをアサートする前に、リセット・マネージャはウォーム・リセットを受け入れるリセット信号がすべてのモジュールにアサートされていることを確認します。

f 詳しくは、Cyclone Vデバイス・ハンドブックvolume 3の Reset Managerの章の「Reset Sequencing」を参照してください。

表 2‒8. フラッシュ・コントローラ・クロック システム・クロッ

ク名 周波数 分周元 制約と注釈

qspi_clk 最大432 MHz

ペリフェラルPLL C2、メイン PLL C3、または

f2h_periph_ref_clk

クワッド SPI用のクロックで、通常は 108 MHzおよび80 MHz

nand_x_clk 最大250 MHz

f2h_periph_ref_clk

NANDフラッシュ・コントローラ・マスタおよびスレーブ・クロック

nand_clk nand_x_clk/4

f2h_periph_ref_clk

NANDフラッシュ・コントローラ用のメイン・クロックで、NAND トランザクション用のベース周波数を設定します。

sdmmc_clk 最大200 MHz

f2h_periph_ref_clk

■ メモリ動作の最大周波数以下

■ 45%～55%のデューティ・サイクル

■ 通常の周波数は26 MHzおよび52 MHz

■ SD/MMCにこのクロックから分周されたサブトラック・ツリーがあります。

(15)

セーフ・モード

セーフ・モードは、リセット・マネージャからのセーフ・モード・リクエストのアサートによって、あるいはコールド・リセットによってHPSでイネーブルされます。

リセット・マネージャからのセーフ・モード・リクエストのアサートは、クロック・マネージャのコントロール・レジスタでセーフ・モード・ビットを設定します。他のコントロール・レジスタ・ビットは、リセット・マネージャからのセーフ・モー

ド・リクエストに影響されることはありません。

セーフ・モードがイネーブルされると、メイン PLLのハードウェア管理クロック

（C0～C2）がosc1_clkクロックにバイパスされてosc1_clkクロックから直接クロックが生成されます。セーフ・モード中、クロック動作を制御するクロック・マネージャ設定は変更されません。しかし、ハードウェアはこれらの設定をバイパスして安全なデフォルト設定を使用します。

ハードウェア管理クロックは、以下のような状態にするためにセーフ・モード値に強制されます。

■ メインPLLのカウンタを含むハードウェア管理クロックがosc1_clkクロックにバイパスされる。

■ プログラマブル・ディバイダがリセット・デフォルト値を選択する。

■ フラッシュ・コントローラ・クロック・マルチプレクサがペリフェラルPLLからの出力を選択する。

■ すべてのクロックがイネーブルされる。

ソフトウェアによる書き込みは、ctrlレジスタのセーフ・モード・ビット

（safemode）をクリアする唯一の方法です。

1 セーフ・モードから復帰する前に、クロックが正しくコンフィギュレーションされる必要があります。コールド・リセットがクロックを機能する状態に戻せることを使用してクロック・マネージャをプログラムすることは可能です。アルテラは、HPS

クロックをコンフィギュレーションして制御する上でアルテラ提供のライブラリを使用することを推奨しています。

割り込み

クロック・マネージャは、割り込みイネーブル・レジスタ（intren）を使用してイネーブルされる1つの割り込み出力を提供します。割り込みのソースは、各PLLの割り込みステータス・レジスタ（inter）のロック達成および喪失のビットからなる 6個の入力です。

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モジュールによるクロック使用

表2–9に、HPSのすべてのモジュールに対してクロック・マネージャが生成するすべてのクロック入力を示します。システム・クロック名はHPS全体にグローバルで、

同じ名称を持っているシステム・クロックはすべてのエンドポイントでフェーズ・アラインメントされます。

表 2‒9. モジュールによるクロック使用（その１）

モジュール名 システム・クロック名 内容

MPUサブシステム

mpu_clk MPUサブシステム用のメイン・クロック

mpu_periph_clk MPUサブシステム内部のペリフェラル用のクロック dbg_at_clk トレース・バス・クロック

dbg_clk デバッグ・クロック

mpu_l2_ram_clk L2キャッシュおよびACP （Accelerator Coherency Port） ID マッパ用のクロック

l4_mp_clk ACP IDマッパ・コントロール・スレーブ用のクロック

インタコネクト

l3_main_clk L3 メイン・スイッチ用のクロック

dbg_at_clk STM （System Trace Macrocell）スレーブ接続およびETR

（Embedded Trace Router）マスタ接続用のクロック dbg_clk DAPマスタ接続用のクロック

l3_mp_clk L3マスタ・ペリフェラル・スイッチ用のクロック l4_mp_clk L4 MPバス、SD/MMCマスタ、およびEMACマスタ用の

クロック

usb_mp_clk USBマスタおよびスレーブ用のクロック nand_x_clk NANDマスタ用のクロック

cfg_clk FPGAマネージャ・コンフィギュレーション・データ・スレーブ用のクロック

l3_sp_clk L3スレーブ・ペリフェラル・スイッチ用のクロック l3_main_clk L4 SPISバス・マスタ用のクロック

mpu_l2_ram_clk ACP IDマッパ・スレーブ接続およびL2マスタ接続用のクロック

osc1_clk L4 OSC1バス・マスタ用のクロック spi_m_clk L4 SPIMバス・マスタ用のクロック l4_sp_clk L4 SPバス・マスタ用のクロック

l4_mp_clk クワッドSPIバス・スレーブ用のクロック

ブート ROM l3_main_clk ブート ROM用のクロック

オンチップRAM l3_main_clk オンチップRAM用のクロック

DMAコントローラ

l4_main_clk DMA用のクロック

dbg_at_clk STMモジュールに同期するクロック

l4_mp_clk クワッドSPIフラッシュに同期するクロック

FPGAマネージャ cfg_clk

コントロール・ブロック（CB）データ・インタフェースおよびコンフィギュレーション・データ・スレーブ用の

クロック

l4_mp_clk コントロール・スレーブ用のクロック

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HPS-to-FPGAブリッジ l3_main_clk データ・スレーブ用のクロック

l4_mp_clk GPV （Global Programmer's View）スレーブ用のクロック FPGA-to-HPSブリッジ l3_main_clk データ・マスタ用のクロック

l4_mp_clk GPVスレーブ用のクロック軽量HPS-to-FPGAブリッ

ジ l4_mp_clk GPVマスタ、データ、およびGPV スレーブ用のクロック

クワッド SPIフラッシュ・コントローラ

l4_mp_clk コントロール・スレーブ用のクロック qspi_clk シリアライゼーション用の基準クロック SD/MMCコントローラ l4_mp_clk マスタおよびスレーブ用のクロック

sdmmc_clk SD/MMC内部ロジック用のクロック EMAC 0

l4_mp_clk マスタ用のクロック

emac0_clk EMAC 0内部ロジック・クロック osc1_clk IEEE 1588タイムスタンプ・クロック EMAC 1

l4_mp_clk マスタ用のクロック

emac1_clk EMAC 1内部ロジック・クロック osc1_clk IEEE 1588タイムスタンプ・クロック

USB 0 usb_mp_clk マスタおよびスレーブ用のクロック

USB 1 usb_mp_clk マスタおよびスレーブ用のクロック

NANDフラッシュ・コントローラ

nand_x_clk NAND高速マスタおよびスレーブ・クロック nand_clk NANDフラッシュ・クロック

OSC1タイマ0 osc1_clk OSC1タイマ0用のクロック OSC1タイマ1 osc1_clk OSC1タイマ1用のクロック SPタイマ0 l4_sp_clk SPタイマ0用のクロック SPタイマ1 l4_sp_clk SPタイマ1用のクロック I²Cコントローラ 0 l4_sp_clk I²C 0用のクロック I²Cコントローラ 1 l4_sp_clk I²C 1用のクロック I²Cコントローラ 2 l4_sp_clk I²C 2用のクロック I²Cコントローラ 3 l4_sp_clk I²C 3用のクロック UARTコントローラ 0 l4_sp_clk UART 0用のクロック UARTコントローラ 1 l4_sp_clk UART 1用のクロック CAN コントローラ0

l4_sp_clk スレーブ用のクロック

can0_clk CAN 0コントローラ・クロック CAN コントローラ1

can1_clk CAN 1コントローラ・クロック GPIOインタフェース0

l4_mp_clk スレーブ用のクロック gpio_db_clk デバウンス・クロック GPIOインタフェース1

l4_mp_clk スレーブ用のクロック gpio_db_clk デバウンス・クロック GPIOインタフェース2 l4_mp_clk スレーブ用のクロック gpio_db_clk デバウンス・クロック 表 2‒9. モジュールによるクロック使用（その２）

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第 2 章：クロック・マネージャ 2‒17 クロック・マネージャのアドレス・マップおよびレジスタの定義

クロック・マネージャのアドレス・マップおよびレジスタの定義

f アドレス・マップおよびレジスタの定義は、このハンドブックのVolumeに付属の hps.htmlファイルにあります。ファイルを開くにはリンクをクリックします。

モジュールの説明およびベース・アドレスを見るには、スクロールして以下のモジュール・インスタンスのリンクをクリックします。

■ clkmgr

また、レジスタおよびフィールドの説明を見るには、レジスタ名にスクロールしてクリックします。レジスタ・アドレスは、各モジュール・インスタンスのベース・アドレスに相対的なオフセットです。

システム・マネージャ osc1_clk システム・マネージャ用のクロック

SDRAMサブシステム

l4_sp_clk コントロール・スレーブ用のクロック ddr_dq_clk オンチップ・データ・クロック

ddr_dqs_clk MPFE、シングル・ポート・コントローラ、CSR、および PHY用のクロック

ddr_2x_dqs_clk オフチップ・データ・ストローブ・クロック

mpu_l2_ram_clk MPUサブシステムL2キャッシュに接続されたスレーブ用のクロック

l3_main_clk L3インタコネクトに接続されたスレーブ用のクロック L4ウォッチドッグ・タイ

マ0 osc1_clk L4ウォッチドッグ・タイマ0用のクロック

L4ウォッチドッグ・タイ

マ1 osc1_clk L4ウォッチドッグ・タイマ1用のクロック

SPIマスタ・コントロー

ラ0 spi_m_clk SPIマスタ0用のクロック

SPIマスタ・コントロー

ラ1 spi_m_clk SPIマスタ1用のクロック

SPIスレーブ・コント

ローラ0 l4_main_clk SPIスレーブ0用のクロック SPIスレーブ・コント

ローラ1 l4_main_clk SPIスレーブ1用のクロック

デバッグ・サブシステム

l4_mp_clk システム・バス・クロック

dbg_clk デバッグ・クロック

dbg_at_clk トレース・バス・クロック dbg_trace_clk トレース・ポート・クロックリセット・マネージャ osc1_clk リセット・マネージャ用のクロック

スキャン・マネージャ spi_m_clk スキャン・マネージャ用のクロックタイムスタンプ・ジェネ

レータ dbg_timer_clk タイムスタンプ・ジェネレータ用のクロック 表 2‒9. モジュールによるクロック使用（その３）

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f すべてのモジュールのベース・アドレスは、Cyclone Vデバイス・ハンドブック volume 3の Introduction to the Hard Processor Systemの章にも示されています。

改訂履歴

表2–10に、本資料の改訂履歴を示します。

表 2‒10. 改訂履歴

日付バー

ジョン 変更内容

2012年11月 1.2 マイナーな更新。

2012年5月 1.1 ^■ 機能の説明についての項の再構成および増補。

■ アドレス・マップおよびレジスタの説明についての項の追加。

2012年1月 1.0 初版。