RX RX PCIe 3.0RX PCIe 3.0 RX TP Seasim Agilent N5990A101...

(1)

PCI Express

®

_{rev. 3.0}

_{のレシーバ・ストレス・}

テストで信号を正確に校正することにより、

8 GT/s

のデータ・レートでの相互運用性を保証

Application Note

はじめに

データ・レートが5 Gb/sを超えると、新たな問題が発生します。こうした高速信号は、プリント基板（PCB）上で伝送されると、信号が劣化して、レシーバ（RX）入力のアイが完全に閉じてしまう可能性があります。パッシブ・インフラ（既存のサーバのライザ・カードなど）は、アップグレードする際に再利用されるため、「チャネル」の特性（すなわち、PCBのトレース長）は変化しません。このため、伝送システムのアクティブ部分（TXとRX）に、データ・レートを高める機能を実装する必要があります。低速のデータ・レートで一般的なTXディエンファシスでは、符号間干渉（ISI）などのチャネルに起因するデータ依存ジッタ（DDJ）が部分的に補正されるだけなので、エラーのない1_{伝送を実現するには、}_RX_イコライゼーションを搭載する必要があります。このため、RXテストはもはやオプションではなく、8 GT/sの伝送速度をサポートするPCI Express®

rev. 3.01_{の基本仕様や}_CEM_（_card

electro-mechanical）仕様などの規格に盛り込まれています。

本書について

本書では、PCIe 3.0の基本仕様に準拠したレシーバ・ストレス信号の校正について説明しますが、以下の点で、低速のデータ・レート（PCI Express rev. 2.0など）とは異なります。 • 仕様で規定されているテストポイントはRX内部なので、測定したRXテスト信号を後処理する必要があります • 最新のリアルタイム・オシロスコープ（RTO）のノイズ・フロアでは、このテスト信号を正確に測定することは非現実的で、誤差が生じる可能性が高くなります。このため、 ○ 意図的に注入された劣化信号の校正は、テスト・セットアップの評価とは区別されます ○ 意図するアイ開口を持つRXテスト信号は、シミュレーション・ソフトウェアを使って作成されます。 • リンク・トレーニング手順などのCEM仕様関連のPCIe3 RXテストの他の側面については、関連するテスト手順が未定義なので、本書には掲載されていません（図1を参照）。 1. この場合の「エラーのない」とは、仕様値（通常は10-12_{）を下回るBERの検出のことです。}

(2)

1. はじめに ...1 2. RXテストの手順とセットアップ ...3 2.1. 一般的なRXテスト：概要 ...3 2.2. PCIe 3.0用のRXストレス・テスト信号の定義 ...4 3. PCIe 3.0用の測定セットアップ：RX ...5 3.1. 非現実的で、誤差が生じる可能性が高い、TP2でのストレス信号の正確な測定 ...6 3.2. 統計シミュレーション・ソフトウェア（Seasim）と校正済みジッタ・ジェネレータを使用したストレスド・アイの生成 ...7 3.2.1. 校正手法の概要 ...7 3.2.2. 校正手法の詳細 ...8 4. ストレスド・アイ・テスト信号を作成するための実用的なテスト・セットアップ ...10 5. Agilent N5990Aオプション101による校正手順の自動化 ...13 6. まとめ ...14 7. 付録 ...15 7.1. 機器 ...15 7.2. PCIe 3.0、修正されたコンプライアンス・パターン ...16 7.3. ストレスド電圧アイ・テストのセットアップと詳細仕様 ...17 7.4. ストレスド・ジッタ・アイ・テストのセットアップと詳細仕様 ...18 7.5. 用語集 ...19

PCIe

の作業部会と策定された規格／テスト手順

図1. 物理層関連のPCIe仕様とそれらの適用範囲

PCI Express and PCIe are registered trademarks of PCI-SIG.

PCI Express® Base Specification Revision 3.0 November 10, 2010 PCI Express® Card Electromechanical Specification Revision 3.0 ver. 0.7 December 17, 2010

PCI Express® Architecture PHY Test Specification

Revision 3.0 ver. 0.5

November 26, 2010

Card Electromechanical (CEM) Spec

• Applies to add-in cards and mother boards

• Mitigates card manufacturer’s need to study the base speciﬁcation • Increases reproducibility through

PCI-SIG supplied test tools CBB and CLB (compliance base and load board)

Base Specification

Developed by:

Electrical Work Group (EWG) • Contains all the system knowledge • Can directly be applied to chip test

Phy Test Specification

Developed by:

Serial Enabling Group (SEG) • Deﬁnes compliance tests according

to CEM speciﬁcation in detail

基本仕様

策定者：Electrical Work Group（EWP）

• システムに関する知識を網羅

• チップ・テストに適用可能

PCI ExpressおよびPCIeは、 PCI-SIGの登録商標です。

CEM（Card Electromechanical）仕様

• アドイン・カードとマザー・ボードに適用 • カード・メーカが基本仕様を学ぶ必要性を低減 • PCI-SIGが提供するテスト・ツールCBB（コンプライアンス・ベース・ボード）とCLB（コンプライアンス・ロード・ボード）を使って、再現性向上を実現物理層テスト仕様策定者：Serial Enabling Group（SEG） • CEM仕様に準拠したコンプライアンス・テストを詳細に定義

(3)

2.1. 一般的な

RX

テスト：概要

5 GT/sを超える速度でのRXテストは、低速でのRXテスト（PCIe 2.xなど）と同じです。被試験RX回路の入力には、「ストレスド・アイ」信号が印加されます。この信号には、タイミングジッタや重畳電圧（テストの目的上は正弦波の形状をしていますが、多くの場合、「雑音」と呼ばれます）など、ターゲット・図2. RXテストのブロック図。PCIe 3.0に準拠して、イコライゼーション（CTLEとDFE）とテスト・ポイント（TP2とTP2-P）が組み込まれています

2 RX

テストの手順とセットアップ

2. TXはエラーなく動作すると仮定されています

RX

TX

基準クロック FF CMU FF CDR CTLE DFE 増幅器 TP 2 ループバック

J-BERT N4903B

校正チャネルリミット・アンプコア TP 2-P I/Oセルシステムで動作中のRXの入力で発生する可能性のあるすべての信号劣化が含まれています。 RXの出力には通常はプローブを直接接続できないため、出力信号をデバイスのTX2_{経由でループバックさせ} て、ビット・エラー・レシオ・テスタ（BERT）を使ってRXの正確な検出をモニタできるようにしています（図 2を参照）。

(4)

有効かつ再現性のあるテスト結果を達成し、最終的に相互運用性を保証するためには、ストレスド・アイの高さ（EH）とアイの幅（EW）またはそれに寄与する成分（電圧ノイズやジッタなど）を適切に校正することが不可欠です。5 GT/sまでの伝送速度では、この校正は通常、リアルタイム・オシロスコープ（RTO）などの測定器を使ってRXの入力にできるだけ近いテスト信号を測定し、目的の結果が得られるまでBERTジェネレータの信号パラメータ（EHとEW、またはランダム・ジッタ（RJ）や正弦波ジッタ（SJ）などの量）を調整することにより実現できます。PCIe 3.0などの高速データ・レートでは、チャネル・コンプライアンスの定義に使用された方法に従って、異なる校正方法が採用されました。 PCIe 3.0はパッシブ・インフラ（チャネル）の再利用を目的としていたため、PCIe 2.xテストに合格したチャネルが「合格」するコンプライアンス・テスト手法を開発する必要がありました。最長のチャネルの出力では、アイが閉じてしまいます。このため、図2のベーシックRXをドライブできるだけのEHおよびEWまでアイを開く基準RXが定義されました（オレンジ色の点線を参照）。アイの開口部は、入力雑音とフリップ・フロップ（FF）のセットアップ／ホールド時間に起因する入力感度や最小許容幅／ジッタ耐力などの既知のRX特性をそのまま表すので、それが指標として採用されました。したがって、RXコンプライアンス・テストとストレス・テスト信号の定義に同じ基準RXモデル3 が採用されています。

2.2 PCIe 3.0

用の

RX

ストレス・テスト信号の定義

図2の基準RXの機能ブロックは以下から構成されています。 • 基準パッケージのビヘイビア・モデル • 連続時間リニア・イコライザ（CTLE） • クロック・リカバリ（CR） • 1タップ・デシジョン・フィードバック・イコライザ（DFE） • リミット・アンプ基準RX内部でストレス信号を定義することにより、測定だけでは校正を実現できないことが明らかになります（例えば、PCIe2.xではTP2で測定が行われていました）。そのため、測定結果に何らかの信号処理を追加し、仮想テスト・ポイントTP2-P（"P"＝ポスト・プロセッシング）で校正する必要があります。このTP2-Pで仕様が適用されます。 3. PCIe 3.0の基本仕様では、基準RXの実装を強制していません。PCIe 3.0に準拠した性能の実現だけを求めています。 4 TP2でのテスト・セットアップの校正に使用される信号は、実際のRXテスト中に使用される信号とは異なります。3.2.2章を参照してください。

TP2

で測定した信号のポスト・

プロセッシング

PCIe 2.x

では、測定だけで

RX

ストレス信号を校正できました

が、

PCIe 3.0

では、仕様が適用

されるノット（結び目）にプロー

ビングすることはできません

（仕様は図

2 の

TP2-P

に適用され

ます）。このため、

TP2

で測定

した信号

4

_{のポスト・プロセッ}

シングが必要です。

PCIe 3.0

の新機能

(5)

図3は、PCIeの基本仕様rev. 3に規定されているRXテスト用の詳細な測定セットアップを示したものです。 DUT-ASIC（右下のカスタム・テスト・ボード上に存在）とテスト機器との接続は、「ブレークアウト・チャネル」によって行われています。5 GT/sを超える実際の伝送速度では、ブレークアウト・チャネルの信号に大きな劣化（DDJ）（/ ISI）が生じます。ASIC ピン（ボール）で直接ストレス信号を校正するためにプロービングすることはできません。このため、いわゆ図3. PCIeの基本仕様rev 3.0に規定されているテスト・セットアップ。ブレークアウト・チャネル、レプリカ・チャネル、校正チャネルがありますレプリカ・チャネルブレークアウト・チャネル ASIC RX DUT TX 基準クロック BERT EDに戻る内部ループバック TP 2 TP 6 TP 5 TP2-P RXビヘイビア・パッケージ、 RXイコライザ、 CDRの追加短い校正チャネルカスタム・テスト・ボード長い校正チャネル TP 3 TP 4

Three test cases:

• Break -out channel only ( 2.5 dB @ 4 GHz )

• Break -out+ short cal chan . (9.5 dB @ 4 GHz )

• Break -out+ long cal chan. ( 17.5 dB @ 4 GHz)

8 Gb/s パターン・ジェネレータ正弦波信号源コンバイナ TP 1 RX DUT TX るレプリカ・チャネルを備えたテスト・ボードの構造（TP2を作成）が定義されています（右上）。レプリカ・チャネルはブレークアウト・チャネルを再現するので、レプリカ・チャネルの終端にあるTP2の信号はASIC のRX入力ピンの信号と等価です。さまざまなターゲット・アプリケーションをエミュレートするために、チャネル長の異なる3種類のテスト・ケースが定義されています（図3の中央および図4）。図示されている「正弦波信号源」（図3、左側）は、コモン・モード正弦波干渉や差動モード正弦波干渉（CM-SIやDM-SI）などの電圧「雑音」を同時に発生させます。RX の「感度」や「最小許容幅／ジッタ耐力」の検証を目的とする、さまざまなテスト信号を用いた専用のテスト（「ストレスド電圧アイ」や「ストレスド・ジッタ・アイ）も定義されました（パラメータ値を付録7.3および 7.4に示します）。図4. 3種類のテスト・ケースの挿入損失仕様 -25 -20 -15 -10 -5 0 1 1.5 2 2.5 3 3.5 4

Breakout Channel Only Breakout + Short Calibration Channel Breakout + Long Calibration Channel

周波数/GHz S21 / dB -2.5 ± 1 dB 3 3.5 4 2.5 2 1.5 1 -25 -20 -15 -10 0 -1.0 ± 1 dB -12 ± 2 dB -4 ± 1 dB -20 ± 2 dB -6.5 ± 1.5 dB -5 ブレークアウト・チャネルのみブレークアウト＋短い校正チャネルブレークアウト＋長い校正チャネル

3. PCIe 3.0

用の測定セットアップ：

RX

(6)

3.1. PCIe 3.0

：非現実的で、誤差が生じる可能性が高い、

TP2

でのストレス信号の正確な測定

図5. 14 mV_ppのDM-SIが重畳しているコンプライアンス・パターンのスクリーン・ショット（左側）と休止状態のコンプライアンス・パターンのスクリーン・ショット（右側） TP2ですべての信号劣化をオンにして、指定のRXテスト・パターン（「修正されたコンプライアンス・パターン」。詳細については、付録7.2を参照）を測定することにより、RXストレス信号を校正し、アイ・パターンを評価できますが、TP2-Pへの信号をポスト・プロセッシングする際に問題があります。800 mVの最大フル・スイング（連続する"1"および"0"の状態）を測定するのに必要な100または 200 mV/divの分解能設定とこの設定での雑音では、ほとんど閉じている信号のアイを正確に作成するのに必要な垂直軸確度が実現できません。長いチャネルの後では特に、アイの開口が著しく狭くなります5_{。ポスト・} プロセッシング後のTP2-Pではさらに狭くなります。この結果として、校正に使用する RTOの固有雑音が大きいほど、校正中に形成されるアイ開口が小さくなる可能性があります。このため、アイ・クロージャを実現するためにテスト機器によって意図的に印加されるストレスの量を低減され、RXがより簡単にテストに合格する可能性があります。しかし、このような依存関係は避けなければなりません。図5（左側）にコンプライアンス・パターンのスクリーン・ショットを示します。振幅は約800 mVで、2.1 GHzで14 mVのDM-SIが重畳しています（付録7.3を参照）。パターンをオフにすると、14 mV_ppの正弦波干渉が現れるはずですが、RTOの固有雑音（約4.7 mV_RMS、理論上は、BERが 10−12_{の場合で最大}_{64 mV} ppになります）に隠れ見ることができません。複雑なテスト・パターンからオシロスコープの固有雑音を取り除くことはアルゴリズム的にほとんど不可能です。このため、3.2章で説明する手法が仕様化されています。 5. 固有の雑音によってEHは明らかに低くなっていますが、信号の遷移中に電圧雑音が「タイミング雑音」（ジッタ）になり、アイの水平方向が閉じているため、EWも影響を受けています。

(7)

RX

ストレス信号の作成方法と

信号劣化の校正手法の変更

オシロスコープには固有雑音が

存在するため、最終的な

PCIe

3.0 テスト・パターンの使用は

非現実的で、

「ストレスド・アイ」

の

in-situ

校正では信号劣化を

オンにすることはできません。

RX

ストレス信号（実際のデー

タ・パターンと目的の信号劣化）

は、ソフトウェアで作成する必

要があります。また、信号劣化

の校正は別の測定ステップで実

行してください。

PCIe 3.0

の新機能

最初に、使用されているテスト・セットアップ（図3の信号発生器、ケーブル、スプリッタ／加算器、校正チャネルなど）の特性をすべて測定し、このテスト・セットアップの影響を受ける信号劣化だけでもin-situ校正する必要があります。次に、TP2での測定では、RTOの固有雑音を取り除く必要があります。これには通常、アベレージングを用います。ただし、この手法では、意図的に注入した（非パターン相関）雑音やジッタも信号からすべて取り除かれてしまうため、信号劣化の校正とテスト・セットアップの評価を分ける必要があります。さらに、アベレージングは妥当な長さの繰り返しパターンに対してのみ有効であり、テスト・セットアップの評価には、変更されたコンプライアンス・パターンよりはるかに短いパターンを使用する必要があります（8,552,960ビットは間違いなく長過ぎます。付録7.2を参照してください）。目的のアイ開口を実現するためのテスト信号の作成／校正プロセスについては、3.3.1および3.3.2章を参照してください。 3.2.1. 校正手法の概要テスト・セットアップの評価には、繰り返し信号（低周波クロック）を使用します。繰り返し信号は、RTOでアベレージングを使用して捕捉します。捕捉された波形は統計アイ解析シミュレーション・ソフトウェア・プログラム（Seasim）に入力され、 TP2-Pで生じるRX入力のアイが作成されます。Seasimはこれを、さまざまな信号劣化の存在下で行い、基準 RXのシミュレートしたイコライザをすべて最適化して、アイの開口部を最大化します。目的のアイ開口（EH およびEW）が実現するまで、関連する信号劣化を調整します。これらの値は、ジッタ作成機能を備えたテスト・ジェネレータ（Agilent J-BERT N4903Bなど）に転送され、最適な方法（テスト信号とテスト・ポイントを含む）を用いて、テスト・ジェネレータに対して各信号劣化が個別に校正されます。スタート凡例ハードウェアユーザまたはオートメーション・ソフトウェア seasim テスト・ジェネレータはクロックを256分周（128×"1"、128×"0"）でテスト・セットアップに印加しますビヘイビア・パッケージ・モデルをステップ応答に適用し、結果を "Seasim"にインポートしますジェネレータをシミュレート値に合わせて校正し、TP1でRJと SJを、TP2でCM-SIとDM-SIを測定し、CM-SIとDM-SIをTP2-P まで外挿します - ・修正されたコンプライアンス・パターン・以下に準拠した信号劣化 - 基本仕様 - Seasimのシミュレーション結果 PRBS23およびデフォルトの信号劣化 RJ、PJ、DM-SIをシミュレートし、 CDRビヘイビア・モデルを適用しますリアルタイム・オシロスコープはアベレージングを使用してTP2の信号を測定します使用してアイの開口を統計シミュレータを計算します CTLE/DFEを最適化してEW/EHを最大化します EWとEHは OKですか？校正の終了 RXテストを実行 DM-SIまたは RJの量を調整しますステップ応答を作成し、 S21を計算します仕様帯域外の S21パラメータが変動する場合は、最大±2 dBのディエンファシスを追加するか、設定や校正チャネルで調整します S21は範囲内ですか？はいいいえいいえテスト・ジェネレータを設定します：テスト・セットアップの検証ストレスド・アイのシミュレート信号劣化の校正およびPGの設定はい

3.2. 統計シミュレーション・ソフトウェア（

Seasim

）と校正済みジッタ・ジェネレータを使用した

ストレスド・アイの生成

図6. PCIe 3.0 rev 3に準拠した、RXテスト用のストレスド・アイ信号の校正フローチャート

(8)

校正信号の捕捉とテスト・セットアップの検証（図6、一番左） 1. BERTのパターン・ジェネレータ（PG）は、指定の繰り返しパターン（すなわち、クロック/256＝ 31.25 MHz（128×"1"、128× "0"）を作成します。この信号を RTOで捕捉し、アベレージングを使用して固有雑音を除去します。波形の最初の部分（立ち上がり「ステップ応答」）を適切なフォーマットで保存します。Seasimは、インパルス応答（dv/dt）を計算し、この信号に対してFFTを実行して、挿入損失対周波数（S21の振幅）6_{を取得します。この中間結果} を用いて、実際の設定が仕様を満たしているかを確認することができます。 S21の仕様許容帯域（図4を参照）からの偏差は、最大±2 dBのPG ディエンファシスを追加することによって補正することもできます。補正が必要な場合は、ステップ1を繰り返して、結果を再確認する必要があります。目で見て確認するために、上述の手順（すなわち、ステップ応答の測定、インパルス応答（dv/dt）および挿入損失（FFT）の計算）を、2 種類のディエンファシス設定に対して、Agilent DSA 91034A RTO

で確認します（図7を参照）。0 dB のディエンファシス設定（ステップ応答とインパルス応答は表示されていません）では挿入損失は 20 dBより大きくなりましたが、 −1.5 dBのディエンファシス設定では挿入損失は20 dBでした。偏差が2 dBより大きい場合、または補正によって仕様範囲内のS パラメータが得られない場合は、設定や校正チャネルで調整する必要があります。この方法では、テスト・セットアップを構成するコンポーネント（ケーブル、加算器、テスト・ジェネレータ）の非理想性がすべて「ステップ応答」の一部として実際に測定され、その後の手順で考慮されます7_{。このため、テスト・セッ} トアップの評価にはLF-クロック信号だけが使用されますが、この方法は、TP2で最終テスト信号を直接測定するのと同じなので、校正チャネルだけのSパラメータを使用するよりはるかに正確です。図7. 2種類のディエンファシス設定（0 dBと−1.5 dB）の実測ステップ応答、および計算したインパルス応答（dv/dt）と挿入損失（dv/dtのFFT）。20 dBの挿入損失を実現

3.2.2. 校正手法の詳細

6. S21（周波数）トレースの0 Hz近くにリップルやFFTの影響が見られるため、外挿して、4 GHzにおける間違った読み値を防ぐ必要があります。 7. 基本仕様rev 3.0（4.3.4.3.1の9∼11行）に準拠します。

(9)

図8. Seasimの結果画面。DM-SIの公称値（左側）と調整後の値 Seasim統計シミュレーション・ソフトウェアを使用したアイの作成（図6、中央） 2. 基準パッケージ・モデルをAgilent シリーズ90000 RTOのInfinisim 機能を使用して捕捉した波形に適用し、統計アイ解析シミュレーション・ソフトウェア（Seasim）を使用してこのステップ応答からアイを作成して、指定のテスト・パターンやRJ、SJ、DM-SIなどの信号劣化をシミュレートします。 3. 最も広い／最も高いアイの開口部が見つかるまで、シミュレーション・ソフトウェア（DFEに基準 CDRを使用）によって、2台のイコライザが自動的に調整されます。 4. 特定のテストの変数として指定した信号劣化の値を調整することにより、指定のアイの幅／高さが実現します。図8に、長い校正チャネルを使用したストレスド電圧アイの「生成」に関するSeasimの2つの結果画面を示します。左側の図では、14 mVのスタート値が選択され、アイの高さ（EH）は約27 mVになっています。DM-SIを 2 mV増加させた結果、EHは約25 mV まで低下していますが、EWは指定の範囲内（0.30∼0.35 UI）になっています。各ジェネレータの信号劣化の個別校正（図6、一番右） TP2で正確な測定は難しいので、可能な限りこのテスト・ポイントを使用せずに、TP1を使用してください（図2を参照）。多くの場合、in-situ用のテスト機器やルーチンはAgilent J-BERTの工場での詳細な校正と比べて劣っているため、工場での校正（Agilent N4903Bを使用している場合でも）で十分であるだけでなく、工場での校正の方がin-situ校正より優れている場合があることも考慮してください。ただし、ジッタ・パラメータを校正する必要がある場合は、クロック/2 パターン（1010）を使用します。 5. DM-SIパラメータは、実際のセットアップ内での校正が必ず必要です。2.1 GHzの正弦波周波数の場合と同様に、TP2における振幅は、使用されている校正チャネルの影響を受けます（図3を参照。2.1 GHzにおける損失は約13 dBです）。この測定に最適な「データ・パターン」は定数"1"または"0"です。これはまた、CM-SIの校正にも当てはまります。 6. シミュレーションが完了した後、信号劣化の値をすべて、適切に校正したテスト・ジェネレータに転送します。 • 適切なシステム機能を実現するためのRXの役割は、PCIe 3.0 の8 GT/sの伝送速度では重要性を増しています。このため、

CEM仕様でもPCI Express rev. 3.0のRXテストを標準として定義しています。 • PCIe 3.0の基本仕様では、特定のRXの実装を強制していません。半導体ベンダは、イコライゼーション、パッケージ、レシーバ感度／最小許容幅に関しては、独自に選択できます。ただし、基本仕様の基準RXは、10−12_の仕様ビット・エラー比（BER）における最小のアイ開口を定義しています。 • ストレスド・アイは、シミュレーション・ソフトウェアを使用して生成します。 • RXテストの手順自体は変わっていません。RXに意図的に劣化させたテスト信号を印加して、ループバックされた信号の BERをTXの出力でモニタします。

第

2 章と第

3 章のまとめ

7. 指定のテスト・パターンをシミュレートするようにBERT PGを設定し、ループバックを使用して標準的なRXテストを実行します。

(10)

4.

ストレスド・アイ・テスト信号を作成するための実用的なテスト・

セットアップ

図9. Agilent N4903B J-BERT、N4916Bディエンファシス信号コンバータ、N4915Aオプション014校正チャネルを使用したストレスド電圧アイ作成用のテスト・セットアップ。右下：オプションJ20の単純化した回路図図9のテスト・セットアップでは、パターンの作成とランダム・ジッタ（RJ）／正弦波ジッタ（SJ）の注入に AgilentのN4903B J-BERTを使用しています。N4916Bディエンファシス信号コンバータでは、プリカーソルとポストカーソルによるディエンファシスの調整が可能です。信号は、 AgilentのN4915Aオプション014により提供される選択した校正チャネル経由で送られます8_。_DM-SI_の発生やCM-SIの付加には、J-BERTのオプションJ20を使用します9_。_CM-SI はAgilent 81150Aデュアル・チャネル・ファンクション・ジェネレータによって生成されます。120 MHz程度のCM-SIを生成するには多少オーバースペックのように思われますが、この測定器を用いるのには以下の2つの理由があります。 1. 指定のCM-SIは必要なDM-SIと比べると比較的大きいので（150または250 mV対約10∼20 mV。 7.3章を参照）、"P"および"N"経路における減衰と通過時間の違いによる不要なCM→DM変換を回避または調整する必要があります。これは、81150Aによって提供される2つの個別に調整可能な信号源を使用することにより実現できます。 2. さらに、パッシブ・スプリッタやパワー・ディバイダを使用した場合（方向性結合器は帯域幅が狭いため使用できません）1つのCM信号源を"P"レーンと"N"レーンの両方に分配することにより、それらのレーン間にクロストーク経路が作成されます。 8. N4916Bの出力とN4915Aの入力、TP4とTP5の間に比較的損失の多いケーブルを使用することにより、9.5 dBと17.5 dBの全挿入損失（ブレークアウト／レプリカ・チャネルの公称損失を含まない仕様値）が実現されるように、N4915A-014内部のプリント基板トレースの損失が意図的にデザインされています。セットアップにテスト自動化用のスイッチが含まれている場合は、より低損失のケーブルを使ってより大きな損失を補正することができます。 9. データ信号はオプションJ20のプリント基板トレースを通して伝送されるのではなく、PCIe 3.0固有の外部トレース（N4915A-014）を通して伝送されます。このセットアップでは、内蔵加算器とJ20のDM-SI信号源だけが使用されています。どちらの正弦波信号も必然的に、（最も短い）干渉チャネルを通ります。それによって生じる減衰の校正については、3.2.2章のステップ5を参照してください。ブレークアウト・チャネル校正チャネル CM ± 21 GHz DM SI N4915A-014 N4903B 81150A N4916B 4 GHzで−20 dB、 −12 dB、−2.5 dBのIL TP2 TP5 TP4 TP1 J20 DM-SI 2.1 GHz — P1 P1 —P2 P2 120 MHz CM SI

(11)

図10. J-BERTのGUIの設定画面。a）ストレスド・ジッタ・アイの混合ジッタ（左上）、b）2.1 GHzのDM-SI（右上）、 c）3 psRMSのRJ、10 MHzのハイパス・フィルタリングの指定（どちらも丸で囲まれています）（左下）、d）すべてのパターンが校正に使用されるシーケンス・エディタ（右下）図10のa∼cは、Agilent J-BERTでの信号劣化（ジッタおよびDM-SI）の設定方法を示しています。図10dは、 J-BERTのパターン・シーケンサを使用して、必要な4種類のパターンを簡単に作成する方法を示しています。各パターン・セグメントは、ブレーク条件（ユーザが（丸く囲まれた）中断ボタンを押した場合、またはリモートからブレーク・コマンドが送られた場合）が検出されるまでループします。（10a）（10b）（10c）（10d）校正／テスト手順の以下のステップでは、図10dに示されている4つのセグメントを使用します。 1. 「ステップ応答」を測定します：128×"1"および128×"0"＝クロックを256 分周

2. DM-SIおよびCM-SIを校正します：データ・パターン＝"0000"（（Pause0）、

固定出力電圧。DCブロックを使用していない場合は、さらに振幅を0 Vに設

定します。

3. ジッタを校正します（必要に応じて）：1010パターン＝½レート・クロック

4. 実際のRXテストを実行します：BER測定用のテスト・パターン、変更され

(12)

図11. ジッタ耐力コンプライアンス測定（左側）とPJ2のバックグランド掃引（右側）

要件

ソリューション

RJ、10 MHz∼1 GHz N4903B、ジッタ設定、RJ（フィルタ機能付き） SJ、100 MHz N4903B、ジッタ設定、PJ2 SJ「掃引」、33 kHz∼100 MHz N4903B、「ジッタ耐力コンプライアンス」測定または RJ2、可変振幅掃引 DM-SI、2.1 GHz オプションJ20、DM-SI CM-SI、120 MHz 81150A ISI N4915-オプション001、校正チャネルジェネレータ・ディエンファシス N4916Bディエンファシス信号コンバータ表1. 必要な信号劣化と対応するJ-BERTソリューションの一覧定義されたジッタ周波数ステップごとに合否を判定するJ-BERTのジッタ耐力コンプライアンス測定（図11 の左側を参照）、またはバックグランドでPJ2に対する可変振幅掃引を使用することにより、ストレスド・ジッタ・テストに不可欠なSJ掃引が簡単に行えます。表1に、すべてのジッタ／干渉要件の概要および対応するJ-BERT機能を示します。

(13)

図12. 3種類のポストカーソル・ディエンファシス設定の長い校正チャネルを用いた挿入損失測定

図13. （シミュレートされた）アイの高さ対DM-SI（左側）とTP2-Pにおける実際のDM-SI対J-BERTの設定（右側）の校正。矢印は、25 mVのEHを実現するために欠かせないJ-BERTでのDM-SIの設定を示しています

93 LnCh_Stressed_Volt_Cal

PCI Express 3.0 Asic用

算定アイ高さ [m V ] DM干渉[mV] アイの高さ（600 mVの起動電圧）アイの高さ（700 mVの起動電圧）アイの高さ（800 mVの起動電圧）アイの高さ（900 mVの起動電圧） 0 10 20 30 40 50 60 70 80 90 100 0 80 160 240 320 400 設定DM干渉[mV] 実測DM-SI振幅測定アイの高さ [m V ] LnCh_DM_SI_Cal

PCI Express 3.0 Asic用

0 6 12 _16.218 24 30 0 5 10 15 20 25 30 35 40 45 50 周波数[GHz] LnCh_IL_Cal PCI Express 3.0 Asic用

0 dBのディエンファシスでの挿入損失 1 dBのディエンファシスでの挿入損失 2 dBのディエンファシスでの挿入損失最小仕様[dB] 最大仕様[dB] 挿入損失 [d B ] -25 -22.5 -20 -17.5 -15 -12.5 -10 -7.5 -5 -2.5 0 1 1.6 2.2 2.8 3.4 4

5. Agilent N5990A

オプション

101

による校正手順の自動化

説明した校正手順を手動で行うと、時間がかかり、ミスを犯しやすくなります。最終的に、校正されるのは1 つのポイントだけです。N5990Aオプション101オートメーション・ソフトウェアを使用すれば、時間の節約、信頼性の向上、さまざまな校正済み信号条件でのテストが可能です。 Seasimの内蔵により、測定とSeasim の相互接続が可能になります。オートメーション・ソフトウェアの詳細オートメーション・ソフトウェアを使用すれば、テスト・セットアップの挿入損失が仕様許容帯域内である場合（図12を参照）、定義可能なディエンファシス設定数（範囲）を最初にチェックできます。次に、記録されているステップ応答（パッケージ・モデルを適用）がSeasimにインポートされます。 Seasimオートメーション・ソフトウェアは、2種類のテスト（ストレス電圧とストレスド・ジッタ）のシミュレートされたDM-SI/RJの量とその結果としてのアイ開口（EHとEW）を校正します（図13を参照）。さらに、すべての信号パラメータ（信号振幅、RJ、SJ、DM-SI、CM-SI）を測定器の設定と対比してin-situ校正できます。このようなデータをすべて利用できるので、指定の条件でDUTのコンプライアンスをテストできるだけでなく、幅広いパラメータ設定で性能を評価できます。さらに、コンプライアンス・ポイントまたはその他の校正済みポイントで、RXテストを実行できます。このソフトウェアは、そのテストに基づいて、S21測定の結果を含む校正データを考慮に入れて、接続されているテスト機器のパラメータをプログラムします。

(14)

6.

まとめ

5 GT/sを超える伝送速度のシステムでエラーのない伝送を実現するには、RX

が極めて重要です。このため、徹底したRXテストが必要ですが、相互運用性

を確保するためには、十分に校正されたストレス・テスト信号が必要です。このような信号の仕様化／測定は困難です。PCI Electrical Work Group

（EWG）は、統計シミュレーション・ソフトウェア（Seasim）を使用して、測定されたセットアップ応答に基づいてテスト信号を作成することを推奨しています。最適なテスト・セットアップはAgilent J-BERT N4903Bをベースとしたもので、N5990Aオプション101オートメーション・ソフトウェアによって校正手順を自動化することができます。

第

4 章と第

5 章で説明した

ように、

Agilent

の正確で

再現性の高い

PCIe 3.0 RX

テスト・ソリューションは、

以下の機能を備えています。

• パターン・ジェネレータ ○ 規格に準拠したRJ、SJ、 SSC、DM-SIの注入とディエンファシス ○ パターン切り替えを容易にするパターン・シーケンサ、（変更された）コンプライアンス・パターン、PCIe 3.0 固有のPRBS23 • PCIe 3.0準拠の校正チャネル • Agilent RTOとRXテスト・ソフトウェアを使用した確度の高い自動ストレス校正

第

4 章と第

5 章のまとめ

(15)

7.

付録

7.1. 機器

図9に従ってセットアップを構築するのに必要な測定器と付属品を表1に示します。

概要

製品番号／オプション

数量

J-BERT

高性能シリアル

BERT

N4903B 1 • 12.5 Gb/s BERT C13 1 • 補助データ出力（PRBSおよびパターンの供給） 002 R1 • RJ、SJ、BUJ、RJ、s-RJ注入 J10 1 • SSC生成 J11 1 • ジッタ耐力コンプライアンス・スイート J12 R1 • 干渉チャネル（ISI、S.I.） J20 1 • ビット・リカバリ・モード A01 R1

ディエンファシス信号コンバータ

N4916B 1 • N4916BをN4903Bと接続するためのマッチド・ケーブル・キット N4916オプション010 1

PCIe 3.0

校正チャネル

N4915Aオプション014 1 デジタル・シグナル・アナライザ（13 GHz以上の帯域幅） DSAX91604A以上 1 • Infinimax 12 GHzプローブ・システム 1169A 1 • Infinimax II、1160シリーズ用プローブ・ヘッド N5380A 1 • SMAプローブ・ヘッド N5380-64701 1 テスト・オートメーション・ソフトウェア・プラットフォーム・コア製品 N5990Aオプション010 1 PCIeレシーバ・テスト（Seasimソフトウェアを含む） N5990Aオプション101 1 パルス／ファンクション／任意波形／ノイズ発生器 81150Aオプション002 1

付属品

• 同軸ケーブル、3.5 mm、各種長さ − 10 R1 _{本書中で説明している基本測定を実行するには不要ですが、日常の作業には非常に有効なため推奨される製品。} 表2. 図9に準拠したテスト・セットアップ用の機器

(16)

• パターンは、1つの「コントロール・ブロック」とそれに続く256個の「データ・ブロック」を含む、256 個のサブセグメントから構成されています（図14を参照） ○ 最初の「コントロール・ブロック」はEIEOSで、エラー・カウンタとスクランブラのLFSR をリセットします ○ その後の255個の「コントロール・ブロック」は、スキップ・オーダード・セットから構成されています ○ すべての「データ・ブロック」に、異なるシード／レーンを持つPCIe 3.0固有のPRBS-23 が含まれています • PRBS長： 128×256×256＝27_×₂8_×₂8_＝ 223 PRBSは切り捨てられません。正確に一致（＋1ビット） • パターンの全長： 130×257×256＝8552960＝ 16705×512（J-BERTのメモリ分解能に適合）

スタート

EIEOS: 01b 00h FFh …

Data: 01b PRBS 23

SKP OS: 01b 11x AAh E1h 3x 00-FFh…

data: 01b PRBS 23

256

255

256

図14. 基本仕様rev 3に準拠して仕様化されたRXテスト用の修正されたコンプライアンス・パターン

7.2. PCIe 3.0

、修正されたコンプライアンス・パターン

9 9. N4903Bのソフトウェアrev 7.1は、TX/RXテスト用のコンプライアンス・パターン、変更されたコンプライアンス・パターン、PCIe 3.0固有の多項式の PRBS-23-"P"を提供します

(17)

7.3. ストレスド電圧アイ・テストのセットアップと詳細仕様

シンボル

パラメータ

8.0 GT/s

における

リミット

単位

注記

VRX-LAUNCH-8G ジェネレータ起動電圧 800 mVPP TP1で測定（図3）。VRX-LAUNCH-8Gは、TP2の外部アイ電圧が 1300 mV_ppを超えない限り、適切なEHが得られるように、必要に応じて調整することもできます。 T_RX-UI-8G ユニット・インターバル 125.00 ps 公称値はRxの許容範囲に十分です。SSCを考慮した値ではありません V_RX-SV-8G TP2-Pにおけるアイの高さ 25（−20 dBチャネル） 50（−12 dBチャネル） 200（−3 dBチャネル） mV_PP アイの高さ（BER＝10−12_） T_RX-SV-8G TP2-Pにおけるアイの幅 0.3∼0.35 UI アイの幅（BER＝10−12_） VRX-SV-DIFF-8G 差動モード干渉 14以上 mVPP EH設定に合わせて調整、周波数＝2.10 GHz V_RX-SV-CM-8G Rx ACコモン・モード電圧（TP2-P、120 MHzで） 150250（EH＜100 mV（EH≧100 mVPP_PP）） mVPP 120 MHzにおける信号トーンに対して定義 T_RX-SV-SJ-8G 100 MHzにおける正弦波ジッタ 0.1 UIPP 100 MHz固定 T_RX-SV--RJ-8G ランダム・ジッタ 2.0 ps_RMS フィルタリング前はスペクトラムがフラットなRJ 表3. パラメータのリミット 8 Gb/sパターン・ジェネレータ（ディエンファシス機能搭載）コンバイナコモン・モード正弦波干渉と差動モード正弦波干渉が同時に印加されます

RJ

源

SJ

源

CM-SI

4 GHz

で−

20 dB

、 −

12 dB

、−

2.5 dB

の

IL

ポスト・プロセッシング

• RX

パッケージ・モデル

•

ビヘイビア

CTLE/DFE

•

ビヘイビア

CDR

テスト機器レプリカ・チャネル校正チャネル

TP2-P

TP2

TP5

TP4

TP1

DM-SI

図15. ストレスド電圧アイ・テスト用のセットアップ

(18)

レプリカ・チャネル長い校正チャネル

RJ

源

SJ

源 8 Gb/sパターン・ジェネレータ（ディエンファシス機能搭載）

TP2

TP5

TP4

TP1

ポスト・プロセッシング

• RX

パッケージ・モデル

•

ビヘイビア

CTLE/DFE

•

ビヘイビア

CDR

25

∼

35 mV

ppの

EH

EW

＝

0 30 UI

どちらも

10

−12

_BER

_で

TP2-P

テスト機器

4 GHz

で−

20 dB

の

IL

7.4. ストレスド・ジッタ・アイ・テストのセットアップと詳細仕様

シンボル

パラメータ

8.0 GT/s

における

リミット

単位

注記

V_RX-LAUNCH-8G ジェネレータ起動電圧 800（公称値） mV_PP TP1で測定、図3を参照 TRX-UI-8G ユニット・インターバル 125.00 ps 公称値はRxの許容範囲に十分です。SSCを考慮した値ではありません VRX-SV-8G TP2-Pにおけるアイの高さ 25（最小） 35（最大） mVPP BER＝10−12 TRX-SV-8G TP2-Pにおけるアイの幅 0.30 UI BER＝10−12 T_RX-SV-SJ-8G 100 MHzにおける正弦波ジッタ 0.1 – 1.0 UIPP TP1で測定、図11を参照 TRX-SV-RJ-8G ランダム・ジッタ 3.0 psRMS フィルタリング前はスペクトラムがフラットなRJ。 TP1で測定表4. パラメータのリミット図16. ストレスド・ジッタ・アイ・テスト用のセットアップ

(19)

AIC アドイン・カード

BER ビット・エラー比

BERT ビット・エラー・レート・テスタ

CEM Card electro-mechanical

CM-SI コモン・モード正弦波干渉 CR クロック・リカバリ CTLE 連続時間リニア・イコライザ DDJ データ依存ジッタ DFE デシジョン・フィードバック・イコライザ DM-SI 差動モード正弦波干渉 EH アイの高さ EIEOS 電気的アイドル終了オーダード・セット EW アイの幅

EWG Electrical Work Group

ISI 符号間干渉

LFSR リニア・フィードバック・シフト・レジスタ

LTSSM Link Training and Status State Machine

PG パターン・ジェネレータ

RJ ランダム・ジッタ

RTO リアルタイム・オシロスコープ

RX レシーバ

Seasim 統計アイ解析シミュレータ

SEG Serial Enabling Group

SJ 正弦波ジッタ

TTC 遷移時間コンバータ

TX トランスミッタ

(20)

www.agilent.co.jp

www.agilent.co.jp/find/jbert

www.agilent.co.jp/find/n4916

www.agilent.co.jp/find/pci-express

www.agilent.co.jp/find/pcie_receiver_test

PCI Express、PCIe、PCI-SIGは、それぞれPCI-SIG の登録商標と商標です。このWebオンライン・セミナで紹介している内容の一部は、まだ公開されていないPCI Expressの基本仕様またはCard-Electro-Mechanical仕様をまとめたものです。 Seasimソフトウェアは、AMDが開発したもので、PCI-SIGのメンバはEWGのWebサイトから入手することができます 電子計測UPDATE www.agilent.co.jp/find/emailupdates-Japan Agilentからの最新情報を記載した電子メールを無料でお送りします。 www.lxistandard.org LXIは、Webへのアクセスを可能にするイーサネット・ベースのテスト・システム用インタフェースです。Agilentは、LXIコンソーシアムの設立メンバです。

契約販売店

www.agilent.co.jp/find/channelpartners アジレント契約販売店からもご購入頂けます。お気軽にお問い合わせください。 www.axiestandard.org

AXIe（AdvancedTCA®_{Extensions for Instrumentation}

and Test）は、AdvancedTCA®_{を汎用テストおよ} び半導体テスト向けに拡張したオープン規格です。Agilentは、AXIeコンソーシアムの設立メンバです。

http://www.pxisa.org

PXI（PCI eXtensions for Instrumentation）モジュラ測定システムは、PCベースの堅牢な高性能測定／自動化システムを実現します。アジレント・アドバンテージ・サービスは、お客様の機器のライフタイム全体にわたって、お客様の成功を支援します。また、サービスの品質向上、サービス内容の充実、納期の短縮に継続的に取り組みます。こうした取り組みは、機器の維持管理費の削減にも繋がると信じております。このような修理・校正サービスに支えられたアジレント製品を購入後も安心してお使いください。機器およびサービスの管理の効率化に、Infoline Webサービスもご活用いただけます。修理・校正サービスを通じて、お客様のビジネスの成功に貢献できるよう努め、エンジニアは専門知識を積極的にお客様に提供します。 www.agilent.co.jp/quality www.agilent.co.jp/find/advantageservices

アジレント・テクノロジー株式会社

本社〒192-8510 東京都八王子市高倉町9-1

計測お客様窓口

受付時間9:00-18:00（土・日・祭日を除く）

TEL

■■

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(042-656-7840)

Email

contact_japan@agilent.com 電子計測ホームページ

www.agilent.co.jp

● 記載事項は変更になる場合があります。ご発注の際はご確認ください。

RX RX PCIe 3.0RX PCIe 3.0 RX TP Seasim Agilent N5990A101...

PCI Express

®

rev. 3.0

のレシーバ・ストレス・

テストで信号を正確に校正することにより、

8 GT/s

のデータ・レートでの相互運用性を保証

Application Note

はじめに

本書について

目次

PCIe

の作業部会と策定された規格／テスト手順

2.1.

一般的な

RX

テスト：概要

2 RX

テストの手順とセットアップ

RX

TX

J-BERT N4903B

2.2

PCIe 3.0

用の

RX

ストレス・テスト信号の定義

TP2

で測定した信号のポスト・

プロセッシング

PCIe 2.x

では、測定だけで

RX

ストレス信号を校正できました

が、

PCIe 3.0

では、仕様が適用

されるノット（結び目）にプロー

ビングすることはできません

（仕様は図

2

の

TP2-P

に適用され

ます）。このため、

TP2

で測定

した信号

のポスト・プロセッ

シングが必要です。

PCIe 3.0

の新機能

3.

PCIe 3.0

用の測定セットアップ：

RX

3.1.

PCIe 3.0

：非現実的で、誤差が生じる可能性が高い、

TP2

でのストレス信号の正確な測定

RX

ストレス信号の作成方法と

信号劣化の校正手法の変更

オシロスコープには固有雑音が

存在するため、最終的な

PCIe

3.0

テスト・パターンの使用は

非現実的で、

「ストレスド・アイ」

の

in-situ

校正では信号劣化を

オンにすることはできません。

RX

ストレス信号（実際のデー

タ・パターンと目的の信号劣化）

は、ソフトウェアで作成する必

_{rev. 3.0}

_{のレシーバ・ストレス・}

_{のポスト・プロセッ}