Vivado Design Suite ユーザーガイド: 合成 (UG901)

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Vivado Design Suite

ユーザー

ガイド

合成

UG901 (v2016.4) 2016 年 11 月 30 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

よっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきまし

ては、必ず最新英語版をご参照ください。

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次の表に、この文書の改訂履歴を示します。日付バージョン改訂履歴 2016 年 11 月 30 日 2016.4 vivado-synthesis-examples.zip へのリンクを変更。第 1 章の「ボトムアップアウトオブコンテキストフローの設定」からテキストを削除。第 5 章の「固定小数点のサポート」にシミュレーションへのリンクを追加。 2016 年 10 月 21 日 2016.3 11 ページの [-directive] の説明にデフォルト合成ストラテジ AreaOptimizedMedium の説明を追加。図 1-2 を変更。第 2 章の「MARK_DEBUG」に注記を追加。第 2 章の「SRL_STYLE」の注意の記述を変更。第 2 章の「USE_DSP48」に logic 値の説明を追加。第 3 章の「外部データファイルからのブロック RAM 初期化のコード例 (Verilog)」および第 3 章の「外部データファイルからのブロック RAM 初期化のコード例 (VHDL)」に注記を追加。第 3 章の「Vivado 合成での UltraRAM の推論」を追加。第 3 章の「3D RAM の推論」を追加。第 4 章の「VHDL の定義済み IEEE 固定および浮動小数点パッケージ」を削除。第 4 章の「VHDL ジェネリック」に注記を追加。第 5 章の「固定小数点のサポート」を追加。第 6 章の「インクルードファイル」を変更。

233 ページの表 6-5 で $write を「サポートなし」に変更。表 6-5 に $floor、 $ceil、 $rtoi、および $itor のステータスを追加。

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第 2 章の「DIRECT_ENABLE の XDC 例」を追加 2016 年 4 月 6 日 2016.1 コード例をアップデート第 1 章: 「run ストラテジの作成」をわかりやすく書き換え「新規ストラテジの作成」を追加「合成の使用」で -directive を変更「合成の使用」に -retiming を追加「合成の使用」、「Tcl での合成の実行」、および「Vivado であらかじめ定義されている合成ストラテジ」に -max_uram、 -max_bram_cascade_height、

-max_uram_cascade_height、 -assert、および -no_srlextract を追加

図 1-2 をリリースに併せて変更

図 1-5、図 1-6、図 1-11、図 1-12 をリリースに併せて変更第 2 章:

「RAM_STYLE」で registers オプションを register オプションに修正

「KEEP_HIERARCHY の例 (VHDL)」をアップデート

「ASYNC_REG」を変更

「DONT_TOUCH」を yes のみを示すよう変更

「MARK_DEBUG」の推奨事項を変更

「EXTRACT_ENABLE」および「EXTRACT_RESET」を追加

「RAM_STYLE」で、ULTRA オプションを追加し、 RAM または階層に設定可能で下位階層には影響しないことを説明「XDC ファイルでの合成属性の使用」でテキストを変更第 3 章: 「UltraRAM のコードテンプレート」を追加「SystemVerilog の利点」の説明を変更「正ゲートおよび非同期リセット付きラッチのコード例 (Verilog)」を追加第 4 章: 「VHDL の assert 文」に注意記述を追加第 5 章: 「VHDL-2008 を使用するための Vivado の設定」を変更「サポートされる VHDL-2008 の機能」の注記を削除「データ型」で説明を変更第 6 章: 表 6-5 に $clog2 を追加し、 SystemVerilog でのみサポートされることを記述

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改訂履歴 . . . 2

第 1 章: Vivado 合成

概要 . . . 7 合成手法 . . . 8 合成の使用 . . . 8 Vivado IP とサードパーティ合成ツール . . . 27 プロセスのバックグラウンドへの移動 . . . 27 合成実行の監視 . . . 28 合成終了後のフロー . . . 28 合成結果の解析 . . . 29 合成済みデザイン環境の使用 . . . 30 レポートの表示 . . . 31 ロジックの解析 . . . 31 Tcl での合成の実行 . . . 33 RTL 合成のマルチスレッド . . . 36 Vivado であらかじめ定義されている合成ストラテジ . . . 37

第 2 章: 合成属性

概要 . . . 39 サポートされる属性 . . . 39 Vivado でのカスタム属性のサポート . . . 56 XDC ファイルでの合成属性の使用. . . 57

第 3 章: HDL コーディング手法

概要 . . . 59 VHDL の利点 . . . 59 Verilog の利点 . . . 59 SystemVerilog の利点 . . . 60 フリップフロップ、レジスタ、およびラッチ . . . 60 ラッチ . . . 64 トライステート . . . 66 シフトレジスタ . . . 68 ダイナミックシフトレジスタ . . . 72 乗算器 . . . 75 複素乗算のコード例 . . . 79 DSP ブロックの前置加算器 . . . 83 UltraScale DSP ブロックの 2 乗算出機能の使用 . . . 85 FIR フィルター . . . 87 偶数丸め (LSB 訂正手法) . . . 92 RAM の HDL コーディング手法 . . . 98

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RAM 内容の初期化 . . . 143 3D RAM の推論 . . . 150 ブラックボックス . . . 162 FSM コンポーネント . . . 163 ROM の HDL コーディング手法 . . . 168

第 4 章: VHDL サポート

概要 . . . 171 サポートされる VHDL データ型とサポートされない VHDL データ型 . . . 171 VHDL オブジェクト . . . 175 VHDL のエンティティとアーキテクチャの記述 . . . 176 VHDL の組み合わせ回路 . . . 185 generate 文 . . . 186 組み合わせプロセス . . . 188 VHDL の順序ロジック . . . 194 VHDL の初期値とセット / リセット . . . 196 VHDL の関数とプロシージャ . . . 198 VHDL の定義済みパッケージ . . . 201 独自のVHDL パッケージの定義 . . . 203 VHDL 構文のサポートステータス . . . 205 VHDL の予約語 . . . 208

第 5 章: VHDL-2008 言語サポート

概要 . . . 209 VHDL-2008 を使用するための Vivado の設定 . . . 209 サポートされる VHDL-2008 の機能 . . . 210

第 6 章: Verilog サポート

概要 . . . 219 Verilog デザイン . . . 219 Verilog の機能 . . . 220 Verilog コンストラクト . . . 231 Verilog のシステムタスクおよび関数 . . . 233 変換関数の使用 . . . 234 Verilog プリミティブ . . . 235 Verilog の予約キーワード . . . 236 Verilog ビヘイビアー記述 . . . 237 モジュール . . . 245 手続き代入文 . . . 247 タスクおよび関数 . . . 253

第 7 章: SystemVerilog サポート

概要 . . . 261 特定のファイルで SystemVerilog を使用 . . . 261 データ型 . . . 262

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package 文 . . . 273 合成可能な SystemVerilog コンストラクト . . . 274

第 8 章: 混合言語サポート

概要 . . . 278 VHDL と Verilog の混合 . . . 278 インスタンシエーション . . . 278 VHDL および Verilog ライブラリ . . . 279 VHDL および Verilog の境界規則 . . . 279 バインド . . . 280

付録 A: その他のリソースおよび法的通知

ザイリンクスリソース . . . 283 ソリューションセンター . . . 283 Documentation Navigator およびデザインハブ. . . 283 参考資料 . . . 284 お読みください: 重要な法的通知 . . . 285

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Vivado 合成

概要

合成は、RTL で記述されたデザインをゲートレベル記述に変換するプロセスです。 Vivado®_{合成はタイミングドリ} ブンであり、メモリ使用量およびパフォーマンスで最適化されています。Vivado 合成では、次の言語の合成可能なサブセットがサポートされます。 • SystemVerilog

SystemVerilog (統合ハードウェア設計、仕様、および検証言語) の IEEE 標準規格 (IEEE Std 1800-2012) • Verilog

Verilog ハードウェア記述言語の IEEE 標準規格 (IEEE 標準規格 1364-2005) • VHDL VHDL 言語の IEEE 標準規格 (IEEE 標準規格 1076-2002) VHDL 2008 • 混合言語 VHDL、 Verilog、および SystemVerilog の混合をサポート Vivado ツールでは、業界標準の Synopsys デザイン制約 (SDC) に基づくザイリンクスデザイン制約 (XDC) もサポートされています。

重要_{: Vivado 合成では、 UCF 制約はサポートされません。 UCF 制約は XDC 制約に変換する必要があります。詳細} は、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 15] の「UCF 制約の XDC 制約への移行」を参照してください。

合成を設定して実行するには、次の 2 つの方法があります。 • プロジェクトモードを使用

• 非プロジェクトモードを使用 (Tcl コマンドまたはスクリプトを実行し、デザインファイルをユーザーが制御)

操作モードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 1] を参照してください。この章では、両方のモードを使用した合成を個別のセクションで説明します。

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合成手法

Vivado IDE では、合成およびインプリメンテーション run をボタンをクリックするだけで実行可能な環境が提供されています。run のデータは自動的に管理され、さまざまな RTL ソースバージョン、ターゲットデバイス、合成およびインプリメンテーションオプション、物理制約およびタイミング制約を使用して繰り返し実行できます。 Vivado IDE では、次の操作を実行できます。 • ストラテジを作成および保存。ストラテジとは、合成またはインプリメンテーションのデザイン run に適用されるコマンドオプションの設定です。詳細は、「run ストラテジの作成」を参照してください。 • 複数の合成およびインプリメンテーション run を設定し、順次に、またはマルチプロセッサマシンで同時に実行。詳細は、「合成の実行」を参照してください。 • 合成またはインプリメンテーションの進捗状況を監視、ログレポートを確認、 run をキャンセル。詳細は、「合成実行の監視」を参照してください。

合成の使用

このセクションでは、Vivado 統合設計環境 (IDE) を使用して Vivado 合成を設定および実行する方法を説明します。各 Vivado IDE 操作の下に、同等の Tcl コマンドを示します。 Tcl コマンドの詳細および Tcl の使用方法は、次のガイ

ドを参照してください。

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 6]

• 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 8]

ビデオ_{: 詳細は、次の QuickTake ビデオを参照してください。} • Vivado Design Suite QuickTake ビデオ: 合成オプション

• Vivado Design Suite QuickTake ビデオ: デザインの合成

合成設定

デザインの合成オプションを設定するには、次の手順に従います。 1. Flow Navigator で [Synthesis] → [Synthesis Settings] をクリックします。

図 1-2 に示す [Project Settings] ダイアログボックスが開きます。

X-Ref Target - Figure 1-1

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2. [Project Settings] ダイアログボックスで、次のように設定します。

a. [Synthesis] ページの [Constraints] で、 [Default constraint set] にアクティブな制約セットとする制約セットを選択します。制約セットは、ザイリンクスデザイン制約 (XDC) で記述されたデザイン制約を含む複数の制約ファイルのセットです。デザイン制約には、次の 2 種類があります。 - 物理制約: ピン配置、ブロック RAM、 LUT、フリップフロップなどのセルの絶対配置または相対配置、およびデバイスのコンフィギュレーション設定を定義します。 - タイミング制約: デザインの周波数要件を定義します。タイミング制約を設定しない場合、デザインがワイヤの長さおよび配線の密集度にのみ基づいて最適化されます。

制約管理の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9] のこのセクションを参照してください。

選択した制約セットは新しい run に使用され、デザインの変更もこの制約セットに保存されます。 Tcl コマンド

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b. [Options] エリアで、 [Strategy] ドロップダウンリストから合成 run に使用する合成ストラテジを選択します。次の図に示す定義済みストラテジがあります。あらかじめ定義されたストラテジから選択するか、または独自のストラテジを定義できます。合成ストラテジを選択すると、使用可能な Vivado ストラテジがダイアログボックスに表示されます。オプションの値を変更すると、「run ストラテジの作成」に説明されているように、合成ストラテジの設定を変更できます。すべてのストラテジおよびその設定は、次の -directive オプションのリストおよび表 1-2 を参照してください。 c. 表示されているオプションから選択します。 ° [-flatten_hierarchy]: Vivado 合成での階層の制御方法を指定します。 - [none]: 階層をフラット化しません。合成の出力には、元の RTL と同じ階層が含まれます。 - [full]: 最上位以外の階層をすべてフラット化します。 - [rebuilt]: 階層をフラット化して合成を実行した後に、元の RTL に基づいて階層を再構築します。この設定を使用すると、境界を越えた最適化を実行できるので QoR が向上し、最終的な階層は RTL と似たものになるので解析しやすくなります。 ° [-gated_clock_conversion]: ゲーテッドクロックをイネーブルに変換する機能をオン/オフにします。ゲーテッドクロックの変換を使用するには、 RTL 属性も必要です。詳細は、「GATED_CLOCK」を参照してください。 ° [-bufg]: デザインで推論可能な BUFG の最大数を指定します。このオプションは、デザインネットリストのほかの BUFG が合成プロセスで認識されない場合に使用します。 RTL にインスタンシエートされている BUFG の数が検出され、指定された数までの BUFG が推論されます。たとえば、 –bufg オプションを 12 に設定し、 RTL に 3 つの BUFG がインスタンシエートされているとすると、あと 9 個の BUFG を推論可能です。 ° [-fanout_limit]: 信号で駆動可能なロードの最大数を指定します。ロードの数がこれより大きくなる場合は、ロジックが複製されます。このグローバル設定は一般的なガイドラインであり、ツールで必要と判断された場合は無視されます。制限を強制する必要がある場合は、第 2 章「合成属性」に説明されている MAX_FANOUT を参照してください。注記: -fanout_limit オプションは、制御信号 (セット、リセット、クロックイネーブルなど) には適用されません。これらの信号を複製する必要がある場合は、 MAX_FANOUT を使用してください。

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° [-directive]: [-effort_level] に置き換わるオプションで、 Vivado 合成の最適化方法を指定します。すべてのストラテジとその設定は、表 1-2 を参照してください。値は次のとおりです。 - [Default]: デフォルト設定。表 1-2 を参照してください。 - [RuntimeOptimized]: 実行する最適化を少なくし、いくつかの RTL 最適化を削除して、合成のランタイムを短縮します。 - [AreaOptimized_high]: 三項加算インプリメンテーションの強制、コンパレータのキャリーチェーンの使用に対する新しいしきい値の適用、エリアで最適化されたマルチプレクサーのインプリメントを含む、全般的なエリア最適化を実行します。 - [AreaOptimized_medium]: 制御セット最適化しきい値の変更、三項加算インプリメンテーションの強制、専用 DSP ブロック推論のしきい値の低減、シフトレジスタのブロック RAM 内への移動、コンパレータのキャリーチェーンの使用に対するしきい値の低減、エリアで最適化されたマルチプレクサーの操作を含む、全般的なエリア最適化を実行します。

- [AlternateRoutability]: 配線性を向上するアルゴリズムを実行します。 MUXF および CARRY の使用数が削減します。 - [AreaMapLargeShiftRegToBRAM]: 大型のシフトレジスタを検出し、専用ブロック RAM を使用してインプリメントします。 - [AreaMultThresholdDSP]: 専用 DSP ブロック推論のしきい値を低くします。 - [FewerCarryChains]: オペランドサイズのしきい値を高くし、キャリーチェーンの代わりに LUT を使用します。 ° [-retiming]: 組み合わせゲートまたは LUT の反対側にレジスタを自動的に移動することにより、回路のパフォーマンスを向上します。元の動作および回路のレイテンシは保持され、RTL ソースを変更する必要はありません。デフォルトはオフです。 ° [-fsm_extraction]: 有限ステートマシンの抽出およびマップ方法を指定します。オプションについては、「FSM_ENCODING」を参照してください。 ° [-keep_equivalent_registers]: 同じ入力ロジックを使用するレジスタが統合されないようにします。

° [-resource_sharing]: 異なる信号間での算術演算子の共有を設定します。設定可能な値は [auto]、 [on]、 [off] で

す。 [auto] に設定するとリソースの共有はデザインのタイミングに応じて実行され、 [on] に設定するとリソースの共有は常にオン、[off] に設定すると常にオフです。 ° [-control_set_opt_threshold]: クロックイネーブル最適化のしきい値を設定し、制御セットの数を削減します。デフォルトは [auto] で、ターゲットデバイスに基づいてツールにより値が選択されます。有効な値は正の整数です。制御セットをレジスタの D ロジックに移動するために必要なファンアウトの数を指定します。ファンアウトが指定の値より大きい場合は、その信号でレジスタの制御セットピンが駆動されるよう試みられます。 ° [-no_lc]: オンにすると、 LUT の組み合わせがオフになります。 ° [-no_srlextract]: オンにするとデザイン全体で SRL の抽出がオフになり、 SRL は単純なレジスタとしてインプリメントされます。 ° [-shreg_min_size]: SRL の推論のしきい値を設定します。デフォルト値は 3 です。この値は、遅延が固定されたチェーンの SRL (スタティック SRL) が推論される順次エレメントの数を設定します。ストラテジによっては、これは 5 および 10 にも設定されます。すべてのストラテジとその設定は、表 1-2 を参照してください。

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° [-max_bram]: デザインで使用可能なブロック RAM の最大数を指定します。このオプションは通常、デザインにブラックボックスまたはサードパーティネットリストが含まれており、これらのネットリスト用にエリアを確保するために使用します。注記: デフォルト設定は -1 で、指定のパーツで使用可能な最大数が選択されます。 ° [-max_uram]: デザインで使用可能な UltraRAM ブロックの最大数を指定します。デフォルト設定は -1 で、指定のパーツで使用可能な最大数が選択されます。 ° [-max_dsp]: デザインで使用可能な DSP ブロックの最大数を指定します。このオプションは通常、デザインにブラックボックスまたはサードパーティネットリストが含まれており、これらのネットリスト用にエリアを確保するために使用します。デフォルト設定は -1 で、指定のパーツで使用可能な最大数が選択されます。 ° [-max_bram_cascade_height]: ツールでカスケード接続可能なブロック RAM の最大数を指定します。デフォルト設定は -1 で、指定のパーツで使用可能な最大数が選択されます。

° [-max_uram_cascade_height]: ツールでカスケード接続可能な UtlraScale RAM (URAM) の最大数を指定しま

す。デフォルト設定は -1 で、指定のパーツで使用可能な最大数が選択されます。

° [-cascade_dsp]: DSP ブロック出力の合計の加算をインプリメントする方法を制御します。デフォルトでは、

DSP 出力の合計はブロックのビルトイン加算チェーンを使用して算出されます。 [tree] に設定すると、合計はファブリックにインプリメントされます。設定可能な値は [auto]、 [tree]、 [force] で、デフォルトは [auto] です。

° [-assert]: VHDL アサート文の評価をイネーブルにします。エラーの場合は合成フローが停止してエラー

メッセージが表示され、警告の場合は警告メッセージが表示されます。

° [tcl.pre] および [tcl.post]: 合成の前後に実行する Tcl ファイルを指定します。

注記: tcl.pre および tcl.post スクリプト内のパスは、現在のプロジェクトに関連付けられている run ディレクトリ <project>/<project.runs>/<run_name> を基準としています。

Tcl スクリプトの詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 8]

のこのセクションを参照してください。

現在のプロジェクトまたは現在の run の DIRECTORY プロパティを使用して、スクリプト内の相対パスを定義できます。

プロパティを取得する Tcl コマンド

- get_property DIRECTORY [current_project] - get_property DIRECTORY [current_run]

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run ストラテジの作成

ストラテジは、合成ツールおよびインプリメンテーションで実行されるさまざまなユーティリティやプログラムのオプションのあらかじめ定義されたセットです。各メジャーリリースには、そのバージョン専用のストラテジがあ

ります。

ビデオ_{: 詳細は、}Vivado Design Suite QuickTake ビデオ: run の作成および管理を参照してください。

1. Flow Navigator で [Synthesis] → [Synthesis Settings] をクリックします。

2. [Strategy] ドロップダウンリストからストラテジを選択し、 [OK] をクリックします。

変更したストラテジの保存

1. [Project Settings] ダイアログボックスの [Synthesis] ページで、既存の run ストラテジを選択してオプションを変更します。

2. [Save Strategy As] ボタンをクリックします。

次の図に示す [Save Strategy As] ダイアログボックスが表示されます。

3. ストラテジの名前 ([User defined strategy name]) および説明 ([Description]) を入力します。 4. [OK] をクリックします。

作成したストラテジは、[Strategy] ドロップダウンリストの [User Defined Strategies] の下に表示されます。

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新規ストラテジの作成

カスタムストラテジは、 [Vivado Options] ダイアログボックスの [Strategies] ページからも作成できます。

1. [Tools] → [Options] をクリックし、左側のペインで [Strategies] をクリックします。

2. [Flow] ドロップダウンリストから [Vivado Synthesis] を選択し、既存のストラテジのいずれかを選択します。 3. 次のいずれかを実行します。

° ツールバーの [Copy Strategy] ボタンをクリックし、既存のストラテジのコピーを作成します。必要に応じ

て変更を加え、[Apply] をクリックします。

° ツールバーの [Create Strategy] ボタンをクリックします。 [New Strategy] ダイアログボックスが開きます。

ストラテジの名前 ([Name])、ストラテジのタイプ ([Type])、ツールバージョン ([Tool version])、説明 ([Description]) を入力し、 [OK] をクリックします。

作成したストラテジは、[User Defined Strategies] の下に表示されます。

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合成への入力

Vivado 合成には、 RTL ソースコードおよびタイミング制約を入力できます。 RTL または制約ファイルを追加するには、次の手順に従います。

1. Flow Navigator で [Add Sources] をクリックし、 Add Sources ウィザードを開きます。

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2. 追加するファイルに対応するオプションをオンにします。

図 1-7 は、最初のページで [Add or Create Design Sources] をオンにして [Next] をクリックしたときに表示されるページを示します。

3. 制約、RTL、またはその他のプロジェクトファイルを追加します。

RTL ソースプロジェクト作成の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 2] のこのセクションを参照してください。

Vivado 合成では、ザイリンクスツールでサポートされる VHDL、 Verilog、 SystemVerilog、または混合言語のファイルの合成可能なサブセットを読み込むことができます。サポートされる HDL 構文は、次の章を参照してください。 • 第 3 章「HDL コーディング手法」 • 第 4 章「VHDL サポート」 • 第 5 章「VHDL-2008 言語サポート」 • 第 6 章「Verilog サポート」 • 第 7 章「SystemVerilog サポート」 • 第 8 章「混合言語サポート」 Vivado 合成では、合成での処理を制御するいくつかの RTL 属性もサポートされています。これらの属性の説明は、第 2 章「合成属性」を参照してください。 Vivado 合成は、タイミング制約に XDC ファイルが使用されます。

重要: Vivado Design Suite では、 UCF フォーマットはサポートされません。 UCF から XDC への変換手順は、『ISE から Vivado Design Suite への移行ガイド』 (UG911)[参照 15] のこのセクションを参照してください。

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ファイルのコンパイル順

あるファイルに宣言が含まれ、別のファイルがその宣言に依存している場合、特定のコンパイル順が必要になります。Vivado IDE では、 RTL ソースファイルのコンパイル順は、 [Sources] ウィンドウの [Compile Order] ビューに上か

ら下への順序で表示されます。

Vivado ツールでは、最上位モジュールとして最適なモジュールが自動的に特定され、コンパイル順が自動的に管理されます。アクティブ階層に含まれる最上位モジュールファイルおよびすべてのソースファイルが、合成およびシミュレーションで正しい順序で使用されます。

[Sources] ウィンドウのポップアップメニューには [Hierarchy Update] コマンドがあり、最上位モジュールへの変更、デザインのソースファイルへの変更などの処理方法を指定して階層をアップデートできます。

デフォルト設定は [Automatic Update and Compile Order] で、次のように処理されます。

• [Compile Order] ビューに示すようにコンパイル順が管理されます。

• [Hierarchy] ビューにどのモジュールが使用され、階層ツリーのどこに位置するかが表示されます。

ソースファイルを変更すると、コンパイル順が自動的に更新されます。

合成の前にコンパイル順を変更するには、次の手順に従います。

1. ファイルを選択して右クリックし、[Hierarchy Update] → [Automatic Update, Manual Compile Order] をクリックして、デザインに最適な最上位モジュールが自動的に選択され、コンパイル順は手動で指定できるようにします。

手動コンパイル順はデフォルトではオフです。[Sources] ウィンドウの [Compile Order] ビューでファイルを選択して移動すると、手動コンパイル順をオンにするかどうかを尋ねる次の図に示すダイアログボックスが表示されます。

2. [Sources] ウィンドウの [Compile Order] ビューで、ファイルをドラッグするか、ポップアップメニューの [Move Up] または [Move Down] コマンドを使用して、コンパイル順を変更します。

[Hierarchy Update] メニューには、次の図に示すようにほかのオプションもあります。

図 1-8: Move Sources Option

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デザインフローの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 1] のこのセクションを参照してください。

グローバルインクルードファイルの定義

Vivado IDE では、 1 つまたは複数の Verilog または Verilog ヘッダーファイルをグローバルインクルードファイルとして指定できます。これらのファイルは、ほかのソースの前に処理されます。

Verilog では通常、別の Verilog ファイルやヘッダーファイルからの内容を参照する Verilog ソースファイルの冒頭に `include 文を含める必要があります。共通ヘッダーファイルを使用するデザインでは、複数の Verilog ソースにそれぞれ複数の `include 文を含める必要がある場合もあります。 Verilog ファイルまたは Verilog ヘッダーファイルをグローバルインクルードファイルとして指定するには、次を実行します。 1. [Sources] ウィンドウでファイルを選択します。

2. [Source File Properties] ウィンドウの [Properties] ビューで [IS_GLOBAL_INCLUDE] チェックボックスをオンにします (図 1-10)。

ヒント: Verilog では、 1 つの Verilog ソースのみに適用するヘッダーファイル (特定の `define マクロなど) は、グローバルインクルードファイルとして指定するのではなく `include 文を使用して参照する必要があります。

[Sources] ウィンドウの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 7] のこのセクションを参照してください。

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合成の実行

合成 run では、合成中に使用されるデザインの詳細を定義および設定できます。合成 run は次を定義します。 • 合成中にターゲットとするザイリンクスデバイス • 適用する制約セット • 1 つまたは複数の合成 run を実行するオプション • 合成エンジンの結果を制御するオプション RTL ソースファイルの run および制約を定義するには、次の手順に従います。

1. メインメニューから [Flow] → [Create Runs] をクリックするか、[Create Runs] ボタンをクリックします。

Create New Runs ウィザードが開きます。

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2. [Synthesis] をオンにし、 [Next] をクリックします。

次の図に示す [Configure Synthesis Runs] ページが表示されます。

run の名前 ([Name])、制約セット ([Constraints Set])、デバイス ([Part])、ストラテジ ([Strategy]) を選択し、この run をアクティブ run とする場合は [Make Active] をオンにします。

Vivado IDE にはデフォルトのストラテジが含まれています。ストラテジ run には、特定の名前を指定するか、デフォルト名 (synth_1、 synth_2 など) を使用します。カスタムストラテジの作成方法は、「run ストラテジの作成」を参照してください。

制約の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9] のこのセクションを参照してください。制約の処理順の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9] のこのセクションを参照してください。

一部の制約がプロジェクト用に処理されると、それらの制約属性はデザインの「プロパティ」となります。プロパティの詳細は、『Vivado Design Suite プロパティリファレンスガイド』 (UG912) [参照 16] を参照してください。

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[Next] をクリックします。 [Launch Options] ページが表示されます。

3. [Launch Options] ページで次のオプションを設定し、 [Next] をクリックします。

° [Launch directory] ドロップダウンリストから run を実行するディレクトリを選択します。 ° [Options] エリアで次のいずれかをオンにします。

- [Launch runs on local host]: 作業中のマシンで run を実行します。 [Number of jobs] で実行する run の数を指定します。

- [Launch runs on local host] (Linux のみ): run をリモートホストで実行し、そのホストを設定します。

Linux のリモートホストでの run の実行については、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 10] のこのセクションを参照してください。[Configure Hosts] をクリックすると、ホストを設定するダイアログボックスが開きます。

- [Generate scripts only]: 後で実行するスクリプトを生成します。 runme.bat (Windows) または runme.sh (Linux) を使用して run を開始します。

- [Do not launch now]: 前のページの設定を保存し、 run を後で実行できるようにします。 4. [Finish] をクリックして run を作成します。

作成した run を実行すると、次の図に示す [Design Runs] ウィンドウに結果が表示されます。

図 1-13: [Launch Options] ページ

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[Design Runs] ウィンドウの使用

[Design Runs] ウィンドウには、プロジェクトで作成された合成 run とインプリメンテーション run のすべてが表示され、それらを設定、管理、実行するためのコマンドを実行できます。

[Design Runs] ウィンドウが表示されていない場合は、 [Window] → [Design Runs] をクリックします。 1 つの合成 run に、複数のインプリメンテーション run を含めることができます。プラス記号 (+) やマイナス記号 (-) をクリックする

と、合成 run のツリー表示を展開したり、閉じたりできます。 [Design Runs] ウィンドウには、 run のステータス (実行されていない、進行中、完了、最新の状態でない) が示されます。

ソースファイル、制約、またはプロジェクト設定を変更すると、 run は最新の状態ではなくなります。

特定の run をリセットまたは削除するには、 run を右クリックして [Reset Runs] または [Delete] をクリックします。

アクティブ run の設定

Vivado IDE で一度にアクティブにできるには、 1 つの合成 run と 1 つのインプリメンテーション run のみです。すべてのレポートおよびウィンドウには、アクティブな run の情報が表示されます。 [Project Summary] には、アクティブな run のコンパイル、リソース、およびサマリ情報が表示されます。別の run をアクティブにするには、 [Design Runs] ウィンドウで run を右クリックし、 [Make Active] コマンドをクリックします。

合成 run の実行

合成 run を実行するには、次のいずれかを実行します。

• Flow Navigator で [Run Synthesis] をクリックします。

• メインメニューから [Flow] → [Run Synthesis] をクリックします。

• [Design Runs] ウィンドウで run を右クリックし、 [Launch Runs] をクリックします。

最初の 2 つのオプションでは、アクティブな合成 run が実行されます。 3 つ目のオプションでは、 [Launch Selected Runs] ダイアログボックスが開きます。

このダイアログボックスで、 run をローカルホストまたはリモートホストで実行するか、あるいはスクリプトを生成するかを指定できます。リモートホストの使用については、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 10] のこのセクションを参照してください。

ヒント: run を実行するたびに、別のプロセスが開始されます。メッセージを確認する際は、プロセス特定のものに注意してください。

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ボトムアップアウトオブコンテキストフローの設定

HDL オブジェクトを独立階層モジュールとしてアウトオブコンテキスト (OOC) フローを実行することにより、ボトムアップフローを設定できます。 OOC フローの概要は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 1] のこのセクションを参照してください。 OOC フローは、次のように実行されます。 • 下位 OOC モジュールは最上位から独立させて実行され、独自の制約セットがあります。 • OOC モジュールは必要に応じて実行できます。 • OOC モジュールを一度合成したら、その run の RTL または制約を変更しない限り、再度合成を実行する必要はありません。これにより、デザイン全体を合成する必要がなくなるので、最上位の実行時間を大幅に短縮できます。 OOC run 用にモジュールを設定するには、次の手順に従います。

1. [Sources] ウィンドウの [Hierarchy] ビューでモジュールを右クリックし、 [Set as Out-of Context for Synthesis] をクリックします。

次の図に示す [Set as Out-of Context for Synthesis] ダイアログボックスが開きます。

[Set as Out-of Context for Synthesis] ダイアログボックスには、次の情報およびオプションが表示されます。

° [Source Node]: OOC として設定するモジュール。 ° [New Fileset]: 新しいファイルセット名。変更可能です。

° [Generate Stub]: スタブファイルを作成する場合にオンにします。

° [Clock Constraint File]: 新しい XDC テンプレートが作成されるようにするか、ドロップダウンリストから既

存の XDC ファイルを選択してその XDC ファイルがこのファイルセットにコピーされるように設定します。この XDC ファイルには、 OOC モジュールのすべてのクロックピンのクロック定義が含まれます。

図 1-15: [Set as Out-of Context for Synthesis] コマンド

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2. [OK] をクリックします。

OOC run が自動的に設定されます。

作成された OOC run は [Design Runs] ウィンドウに新しい run として表示されます。 OOC として設定したモジュールは、[Sources] ウィンドウの [Compile Order] ビューで [Block Sources] の下に表示されます。

アウトオブコンテキスト (OOC) フローを設定すると、新しい run が設定されます。

この run を実行するには、 run を右クリックして [Launch Runs] をクリックします ( 「合成 run の実行」を参照)。これにより下位モジュールが最上位モジュールとして設定され、I/O バッファーを作成せずに合成が実行されます。合成で生成されたネットリストが保存され、スタブファイルを作成するオプションをオンにした場合は後で使用できるようにスタブファイルが作成されます。スタブファイルは、ブラックボックス属性が設定された、入力と出力を持つ下位モジュールです。最上位モジュールを再実行すると、ボトムアップ合成によりスタブファイルがフローに挿入され、下位モジュールがブラックボックスとしてコンパイルされます。インプリメンテーション run では下位ネットリストが挿入され、デザインを完了します。

注意: OOC モジュールの下位に OOC モードのザイリンクス IP が含まれる場合は、ボトムアップ OOC フローを使用しないでください。OOC モジュールにザイリンクス IP を含める場合は、 IP の OOC モードをオフにしてください。また、OOC モジュールにパラメーターが設定されている場合や、 OOC モジュールのポートがユーザー定義タイプである場合も、このフローを使用しないでください。これらの状況では、フローの後の方で問題が発生します。

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ボトムアップフローの手動設定とネットリストのインポート

ボトムアップフローを手動で実行するには、下位ネットリストまたはサードパーティネットリストをブラックボックスとしてインスタンシエートします。このようにすると、Vivado ツールにより合成の完了後にデザインにブラックボックスが挿入されます。次のセクションで、このプロセスについて説明します。重要_{: Vivado 合成では、暗号化されている場合でもされていない場合でも、合成済みネットリストは合成または最適} 化されません。そのため、XDC 制約または合成属性はインポートされたコアネットリストには影響しません。また、デフォルトではコアのネットリストが読み込まれてインスタンシエート済みコンポーネントが変更さることはありません。ただし、セキュア IP の RTL は合成されるので、制約が合成結果に影響します。

下位ネットリストの作成

下位ネットリストを作成するには、ネットリストを最上位モジュールとして指定してプロジェクトを設定します。合成を実行する前に、次の図に示すように OOC モードを設定します。

このように [More Options] フィールドに -mode out_of_context を入力すると、合成でこのレベルに I/O バッファーは挿入されません。

合成が終了したら合成済みデザインを開き、[Tcl Console] ウィンドウに次のコマンドを入力します。

write_edif <design_name>.edf

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下位ネットリストのデザインへのインスタンシエーション

最上位デザインを下位ネットリストまたはサードパーティネットリストと共に実行するには、下位ネットリストをブラックボックスとしてインスタンシエートします。これには、下位ネットリストのポートを Vivado ツールに示す必要があります。「ボトムアップアウトオブコンテキストフローの設定」では、これをスタブファイルと呼んでいます。重要_{: Vivado ツールに示すポート名とネットリストのポート名が一致している必要があります。} VHDL では、次のコード例に示すように、 component 文にポートを記述します。 component <name>

port (in1, in2 : in std_logic; out1 : out std_logic);

end component;

Verilog にはコンポーネントに相当するものはないので、ラッパーファイルを使用して Vivado ツールにポートを示します。ラッパーファイルは通常の Verilog ファイルと同じですが、次の例に示すように、ポートリストのみが含まれます。

module <name> (in1, in2, out1); input in1, in2;

output out1; endmodule

下位ネットリストの統合

下位ネットリストを作成して最上位ネットリストに正しくインスタンシエートしたら、プロジェクトモードでは下位ネットリストを Vivado プロジェクトに追加し、非プロジェクトモードでは read_edif または read_verilog コマンドを使用して下位ネットリストを読み込みます。

どちらのモードでも、合成後にネットリストが結合されます。

注記: デザインがサードパーティネットリストでのみ構成されており、プロジェクトにほかの RTL ファイルがない場合は、プロジェクトをそれらのネットリストのみで作成するか、非プロジェクトモードでは read_edif および read_verilog Tcl コマンドと link_design Tcl コマンドを使用します。

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Vivado IP とサードパーティ合成ツール

Vivado IP カタログから使用可能なザイリンクス IP は、 Vivado Design Suite で作成、制約、および検証します。

ザイリンクスが提供するほとんどの IP には IEEE P1735 で暗号化された HDL があり、サードパーティ合成ツールでのサポートは提供されていません。 Vivado IDE で提供されるザイリンクス IP をサードパーティ合成ツールにインスタンシエートするには、次のフローを使用することをお勧めします。 1. [Manage IP] 環境で IP カスタマイズを作成します。 2. 合成デザインチェックポイント (DCP) を含めた IP の出力ファイルを生成します。

Vivado IDE でスタブ HDL ファイル (_stub.v|_stub.vhd) が作成されます。このスタブ HDL ファイルをサードパーティ合成ツールで使用して、IP のブラックボックスを推論します。

スタブファイルには、 I/O バッファーが推論されないようにする指示子が含まれています。ほかの合成ツールの指示子をサポートするには、これらのファイルを変更する必要がある場合があります。

3. ザイリンクス IP のスタブファイルを含むデザインを合成します。

4. サードパーティ合成ツールで生成されたネットリストとザイリンクス IP の DCP ファイルを使用して、 Vivado インプリメンテーションを実行します。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

[参照 3] のこのセクションを参照してください。

プロセスのバックグラウンドへの移動

Vivado IDE で合成またはインプリメンテーションを実行すると、ダイアログボックスにプロセスをバックグラウンドで実行するオプションが表示されます。run をバックグラウンドに移動すると、レポートを表示するなど、 Vivado IDE でほかの機能を実行できるようになります。

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合成実行の監視

合成 run のステータスは、次の図に示す [Log] ウィンドウで確認します。合成中にこのウィンドウに表示されるメッセージは、合成ログファイルにも含まれます。

合成終了後のフロー

run が完了すると、次の図に示す [Synthesis Completed] ダイアログボックスが表示されます。

図 1-19: [Log] ウィンドウ

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次のいずれかをオンにします。

° [Run Implementation]: インプリメンテーションを現在のインプリメンテーションプロジェクト設定を使用し

て実行します。

° [Open Synthesized Design]: 合成済みネットリスト、アクティブな制約セット、ターゲットデバイスを合成済

みデザイン環境で開き、I/O ピン配置、デザイン解析、フロアプランを実行できるようにします。

° [View Reports]: [Reports] ウィンドウを開き、レポートを表示できるようにします。

° [Don't show this dialog again] をオンにすると、次回からこのダイアログボックスは表示されなくなります。

ヒント: このダイアログボックスが再び表示されるようにするには、 [Tools] → [Options] をクリックし、左側のペインで [Window Behavior] をクリックします。

合成結果の解析

合成が終了したら、合成レポートを表示し、合成済みデザインを開いて解析できます。[Reports] ウィンドウには、合成およびインプリメンテーションで生成されたレポートのリストが表示されます。

ビデオ_{: 詳細は、}Vivado Design Suite QuickTake ビデオ: Vivado を使用した高度な合成を参照してください。

[Reports] ウィンドウを開き、レポートを開いて特定の run の詳細を確認します。

(30)

合成済みデザイン環境の使用

Vivado IDE には、デザインをさまざまな面から解析する環境が含まれています。合成済みデザインを開くと、合成済みネットリスト、アクティブな制約セット、およびターゲットデバイスが読み込まれます。

合成済みデザインを開くには、Flow Navigator で [Synthesis] → [Open Synthesized Design] をクリックします。または、メインメニューから [Flow] → [Open Synthesized Design] をクリックしても同じ動作を実行できます。

合成済みデザインを開くと、次の図に示す [Device] ウィンドウが表示されます。

この環境から、デザインロジックと階層の確認、リソース使用率およびタイミング見積もりの表示、デザインルールチェック (DRC) を実行できます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテ

クニック』 (UG906) [参照 12] を参照してください。

(31)

レポートの表示

Vivado 合成を実行すると、 [Reports] ウィンドウから Vivado 合成レポートおよび使用率レポートを表示できます。

ロジックの解析

Vivado IDE には、ロジックを解析するウィンドウが複数あります。 1 つのウィンドウで選択した情報はほかのウィンドウでも選択されるようになっており、必要な情報をすばやく見つけることができます。

• [Netlist] ウィンドウおよび [Sources] ウィンドウの [Hierarchy] ビューには、ナビゲート可能な階層ツリー形式の表示が含まれます。 • [Schematic] ウィンドウでは、選択したロジックを展開したり階層表示にできます。 • [Device] ウィンドウは、デバイス、配置ロジックオブジェクト、および接続をグラフィカルに表示します。

ロジック階層の表示

[Netlist] ウィンドウには、合成済みデザインのロジック階層が表示されます。ネットリスト内のロジックインスタンスまたはネットを、展開して選択できます。別のウィンドウでロジックオブジェクトを選択すると、[Netlist] ウィンドウが自動的に展開されて選択したロジックオブジェクトが表示され、[Instance Properties] または [Net Properties] ウィンドウにインスタンスまたはネットに関する情報が表示されます。

[Sources] ウィンドウの [Hierarchy] ビューには、 RTL ロジック階層がグラフィカルに表示されます。各モジュールの大きさが、その他のモジュールに相対的な比率で表示されるので、選択したロジックモジュールのサイズや位置を判断できます。

[Sources] ウィンドウの [Hierarchy] ビューを開くには、次の手順に従います。

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ロジック回路図の解析

[Schematic] ウィンドウでは、選択したロジックを展開して表示できます。 [Schematic] ウィンドウを表示するには、少なくとも 1 つのロジックオブジェクトを選択する必要があります。 [Schematic] ウィンドウで、任意のロジックを選択および表示します。タイミングパスのグループを表示して、そのパス上のすべてのインスタンスを表示できます。これにより、タイミングクリティカルなモジュールが含まれる箇所を視覚的に表示できるので、フロアプランしやすくなります。 [Schematic] ウィンドウを開くには、次の手順に従います。 1. 1 つまたは複数のインスタンス、ネット、タイミングパスを選択します。 2. ツールバーまたは右クリックメニューで [Schematic] をクリックするか、 F4 キーを押します。 [Schematic] ウィンドウが開き、選択したモジュールが表示されます。この後、ピン、インスタンス、階層モジュールを選択して、ロジックを展開できます。

図 1-24: [Show Hierarchy] コマンド

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タイミング解析の実行

合成済みデザインのタイミング解析は、インプリメンテーションを効率的に実行するために必要な制約がパスに設定されているかどうかを確認するのに有益です。Vivado 合成はタイミングドリブンであり、設定した制約に基づいて出力が調整されます。 Pblock や LOC 制約のような物理制約をデザインに割り当てていくと、より正確なタイミング解析結果が得られるようになりますが、これらの結果に含まれるのはパス遅延の見積もり値です。合成済みデザインでは、配線遅延の見積もり値を使用して解析が実行されます。この時点でタイミング解析を実行すると、パスが正しく制約されているか、およびタイミングパスの全体的な状況を確認できます。重要: 実際の配線遅延が含まれるのは、インプリメンテーション (配置配線) 後のタイミング解析のみです。合成済みデザインのタイミング解析は、インプリメント済みデザインのタイミング解析ほど正確ではありません。

Tcl での合成の実行

合成を実行する Tcl コマンドは synth_design です。通常このコマンドは、次の例のように複数のオプションを使用して実行します。

synth_design -part xc7k30tfbg484-2 -top my_top

この例では、 synth_design が -part オプションおよび -top オプションを使用して実行されます。

Tcl コンソールから、 Tcl コマンドオプションを使用して合成オプションを設定して合成を実行できます。 [Tcl Console] ウィンドウで「synth_design -help」と入力すると、オプションのリストを取得できます。次に、「synth_design –help」と入力した場合の出力の一部を示します。

Description:

Synthesize a design using Vivado Synthesis and open that design Syntax:

synth_design [-name <arg>] [-part <arg>] [-constrset <arg>] [-top <arg>]\ [-include_dirs <args>] [-generic <args>] \

[-verilog_define <args>] [-flatten_hierarchy <arg>]\ [-gated_clock_conversion <arg>] [-directive <arg>\] [-rtl][-retiming <arg>] [-bufg <arg>] [-no_lc]

[-fanout_limit <arg>][-shreg_min_size <arg>] [-mode <arg>]\ [-fsm_extraction <arg>][-assert] [-no_srlextract]\

[-keep_equivalent_registers] [-resource_sharing <arg>]\ [-control_set_opt_threshold <arg>] [-max_bram <arg>]\ [-max_dsp <arg>][-max_uram] [-cascade_dsp <arg>]\ [-max_cascade_bram_height <arg>] [-max_cascade_uram_height <arg>]\ [-quiet] [-verbose]\ Returns: design object Usage: Name Description

(34)

[-constrset] Constraint fileset to use [-top] Specify the top module name

[-include_dirs] Specify verilog search directories [-generic] Specify generic parameters.

Syntax: -generic <name>=<value> -generic <name>=<value>...

[-verilog_define] Specify verilog defines.Syntax:

-verilog_define <macro_name>[=<macro_text>] -verilog_define <macro_name>[=<macro_text>] [-flatten_hierarchy] Flatten hierarchy during LUT mapping.

Values:

full, none, rebuilt Default: rebuilt

[-gated_clock_conversion] Convert clock gating logic to flop enable. Values: off, on, auto

Default: off

[-directive] Synthesis directive. Values: default, AreaOptimized_high, AreaMutlThresholdDSP AlternateRoutability FewerCarryChains RunTimeOptimized AreaOptimized_medium AreaMapLargeShiftRegToBRAM Default: default

[-retiming] This boolean option <on|off> provides an option improve circuit performance for intra-clock sequential paths by

automatically moving registers

(register balancing) across combinatorial gates or LUTs. Default: off

[-rtl] Elaborate and open an rtl design.

[-bufg] Max number of global clock buffers used by synthesis

Default: 12

[-no_lc] Disable LUT combining.

Do not allow combining. Default: off LUT pairs into single dual output LUTs. [-fanout_limit] Fanout limit. This switch does not impact control signals (such as set,reset, clock enable) use MAX_FANOUT to replicate these signals if needed.

Default: 10000

[-shreg_min_size] Minimum length for chain of registers to be mapped onto SRL.

Default: 3

[-mode] The design mode. Values: default, out_of_context

Default: default

[-fsm_extraction] FSM Extraction Encoding. Values: off, one_hot, sequential, johnson, gray, auto Default: auto

[-keep_equivalent_registers] Prevents registers sourced by the same logic from being merged.

(Note that the merging can

otherwise be prevented using the synthesis KEEP attribute)

(35)

on, off Default: auto

[-control_set_opt_threshold] Threshold for synchronous control set optimization to lower number

of control sets.

Valid values are 'auto', integer 0 to 16. The higher the number, the more control set optimization will be performed and fewer control sets will result.

To disable control set optimization completely, set to 0.

Default: auto

[-max_bram] Maximum number of block RAM allowed in design. (Note -1 means that the tool will choose the max number allowed for the part in question

Default: -1

[-max_uram] Maximum number of URAM allowed in

design. (Note -1 means that the tool will choose the max number allowed for the part in question.

Default: -1

[-max_dsp] Maximum number of block DSP allowed in design. (Note -1 means that the tool will choose the max number allowed for the part Default: -1

[-cascade_dsp] Controls how adders in sum DSP block outputs are implemented.

[-max_bram_cascade_height] Controls the maximum number of BRAM that can be cascaded by the tool. The default setting of -1 indicates that the tool chooses the maximum number allowed for the specified part.

[-max_uram_cascade_height] Controls the maximum number of URAM that can be cascaded by the tool. The default setting of -1 indicates that the tool chooses the maximum number allowed for the specified part.

[-assert] Enable VHDL assert statements to be evaluated. A severity level of failure stops the synthesis flow and produces an error.

[-no_srlextract] Prevents the extraction of shift registers so that they get implemented as simple registers.

[-quiet] Ignore command errors

[-verbose] Suspend message limits during execution

-generic オプションで VHDL ブール値および std_logic ベクター型を指定する場合、これらはほかの形式には存在しないので特別な処理が必要です。たとえば、 TRUE、 FALSE、または 0010 の代わりに Verilog 標準を使用する必要があります。

ブール値の場合、 FALSE 値は次のように指定します。

(36)

重要_{: 文字列ジェネリックまたはパラメーターの変更はサポートされていません。}

重要: 最上位に -mode out_of_context オプションを使用する場合は、 RTL に I/O バッファーがインスタンシエートされている場合を除き、 PACKAGE_PIN プロパティを使用しないでください。 out_of_context オプションを設定すると、トライステートバッファーを含むすべての I/O バッファーが挿入されなくなります。バッファーがない場合、配置でエラーが発生します。

コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 6] を参照してください。 Vivado IDE での操作に対応する Tcl コマンドを確認するには、 Vivado IDE でコマンドを実行し、 [Tcl Console] ウィン

ドウまたはログファイルを参照してください。

RTL 合成のマルチスレッド

マルチプロセッサシステムでは、 RTL 合成でデフォルトで複数の CPU コア (最大 4 個) を利用してコンパイル時間を短縮できます。

同時に実行可能なスレッドの最大数は、システム上のプロセッサ、OS、およびフローの段階によって異なります。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 10] のこのセクションを参照

してください。

Vivado のすべてのスレッドに共通の Tcl パラメーター general.maxThreads を使用して、 RTL 合成を実行する際のスレッド数を指定できます。次に例を示します。

Vivado% set_param general.maxThreads <new limit>

<new limit> に有効な値は、 1 ～ 8 の整数値です。 RTL 合成では、実質的に設定可能な最大スレッド数は 4 です。

Tcl スクリプト例

次に、 synth_design の Tcl スクリプト例を示します。

# Setup design sources and constraints

read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ] read_vhdl ./Sources/hdl/bft.vhdl

read_verilog [ glob ./Sources/hdl/*.v ] read_xdc ./Sources/bft_full.xdc

# Run synthesis

synth_design -top bft -part xc7k70tfbg484-2 -flatten_hierarchy rebuilt # Write design checkpoint

write_checkpoint -force $outputDir/post_synth # Write report utilization and timing estimates report_utilization -file utilization.txt

(37)

制約の設定

次の表に、Vivado タイミング制約にサポートされる Tcl コマンドを示します。各コマンドのリンクをクリックすると、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 6] のコマンドを説明するページが開きます。

これらのコマンドの詳細は、次の資料を参照してください。

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 6]

• 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9]

• 『Vivado Design Suite チュートリアル: 制約の使用』 (UG945) [参照 17]

• 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 12]

Vivado であらかじめ定義されている合成ストラテジ

次の表に、各ストラテジとその設定を示します。表 1-1: サポートされる合成 Tcl コマンド

コマンドタイプコマンド

タイミング制約

create_clock create_generated_clock set_false_path set_input_delay set_output_delay set_max_delay set_multicycle_path get_cells set_clock_latency set_clock_groups set_disable_timing get_ports

オブジェクトアクセス all_clocks all_inputs all_outputs

Vivado Design Suite ユーザー ガイド: 合成 (UG901)