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Quartus ^{Ⅱ 操作方法}

2014.12.10.^現在

Web2-1^{．Q a Ⅱを起動さ ＆ ー ョン っ 変わ ＇} 方法₁： ッ こ コンを

ッ

方法２： 以 操作を行う ー を ッ

ロ を ッ

Ａｌｒｅｐａ 12.0sp2 Build…^{を ッ}

ＯｓａｐｒｓｑⅡ12.0sp2 Web Edition ^{を ッ} ＯｓａｐｒｓｑⅡ12.0sp2 Web Edition ^{を ッ}

＆注＇ ソコン っ 画面表示 異

Web2-2^{．新 い ロ を作}

ロ 回路 VHDL

entity

＝

＝

ン ！

＝

Ｄｇｌｅ を ッ

New Project_… ^{を ッ}

を ッ

サ ン 開く

を作製

ー 選択 を ッ

開発 ロ を指定

回路 自動的 ッ さ

Next ^{を ッ}

Web2-3^．Design File^{＆今回設計 回路をＴＦＢＬ記述 ＇ 指定}

ロ 回路 VHDL

entity

＝

＝

ン ！

＝

＆設計 回路 ＇を入力

あ 作成 あ 場合 ，ここ

を ッ 開く ン を

指定

Add ^{を ッ} Next ^{を ッ}

Web2-4^．FPGA ^{指定＆著者 ＤＮＥＡ ー 場合＇} デバイスファミリとして

CycloneⅡ を選択

デバイス名 EP2C20F484C7 を選択 Finish ^{を ッ}

Web2-5^．Design File^＆VHDL ^{＇ 作成}

File ^{を ッ} New ^{を ッ}

VHDL File ^{を ッ} OK ^{を ッ}

Device Design File ^開く

Web2-6^．VHDL ^{記述 保}

ここ ッ あ こ を

確認

VHDL ^{回路を記述} Save As ^{を ッ}

回路 あ こ を確認

entity ^{必 回路 こ}

保 を ッ

ロ 回路 VHDL

ｅｌｒｇｒｙ

＝

＝ ン ！

＝

こ ン 内 赤 表示 出た ー ー 出

ここ 赤

＆ を ッ

コン 処理 ー ＇

Processing ^{を ッ}

Start Compilation ^を選択

処理 経過状況や各種情報 表示さ 正常終了。 _OK を ッ

Web2-7^{．コン 処理手順}

赤 表示 ー

Web2-8^{．コン 処理＆ ー発生時 例＇}

， _OK を ッ 表示を消 Files ^{を ッ}

修正 _VHDL を ッ

VHDL ^開く

ー ッ ー を 順 処理

修正後 を 書 保

再びコン 処理

ー ッ ー を

ッ ，

該当箇所 反転表示

Web2-9^{． ン 割付}

画面 部 ，こ コンを ッ ，Pin Planner^{画面を開く}

個々 信号を，該当 ン ッ ％ ロッ

指定さ た ン 称を確認

ン 設定 終わった ッ 終了

Web2-10^{． 使用 ン 始} Assignments ^{を ッ} Device_… ^{を ッ}

Cycl eⅡ ＣＮ_2C20F484C7 を確認 Device and Pin Options_… ^{を ッ} Ｓ_{nused Pins} を ッ

As input tri-stated ^を選択 OK ^{を ッ}

Web2-11^{．書 込 ー ッ ッ} Tools ^{を ッ}

Programmer ^{を ッ}

初回 ， Ｆardware Setup… ^{を ッ ， ー ッ ッ を行う}

USB^{接続 成功 い ば} USB-Blaster ^{表示 ッ 選択} ここ USB-Blaster ^{表示さ ば}OK

Close ^{を ッ 終了}

Web2-12^{． 書込}

書 込 完了 100^＄

ここ ッ あ こ を確認

～_.sof を確認

Start ^{を ッ ＆書込 開始＇}

Web2-13^{． ロ 保} Quartus^{Ⅱ 終了} ロー 過程 ，

～を ー ？

聞 た ，

YES ^{答え 無難！}

ン ！

Files ^{を ッ}

Close Project ^{を ッ} 再度 _File を ッ

Exit ^{を ッ}

Web2-14^{．既 ロ を再開}

を選択

Ｄｇｌｅ を ッ

Ｍｎｅｌ Ｎｐｍｈｅｃｒ を ッ

ロ ＆～_.qpf＇を指定 開く を ッ