第１０章pdf 最近の更新履歴 Hideo Fujiwara

第１０章 テスト容易化設計

10.1 _{テスタビリティ}

�

ー 生成 段階

実行 段階 け

費用 少

^{ー 容易 生成}

^{ー 量 少 い}

ン ー ー 自 動 的 生 成 場 合 そ 計算量 少 い 対応

時 間 短 縮 費 用 軽 減 や 保 守 能 率 向

上 重要

10.1 _{テスタビリティ}

可検査性 いう

け容易 行 う いう 容易性

え 回路 け い

回路 部 悪い

解析

解析 いう

解析

テスト生成の複雑度

^{ーン生成 故 → ーン}

一般 ^{NP完全 最悪 場合 O(2n})

実用上 ^{時間 許 O(G2})

故 ^{ー ン ーン → 故 集合}

故 数( O(G) ) け回路 ^ー ( O(G) )

^O(G2)

組合せ回路

テスト生成の複雑度

問題のサイズ

N N N³ 2^N

10 0.00001_秒 0.001_秒 0.001_秒

60 0.0006_秒 0.216_秒 366_世紀

10000 0.01_秒 12_日

テスト生成の複雑度

順序回路

時間展開： 組合せ回路 さ に多くの計算時間を要し

故障検出率 故障検出効率 も 下す

フ ップフロップの可制御性 可観測性が悪い

テスト生成とテスト容易化設計

順序回路

テ ト容易化設計 キャン設計

組合せ回路

組合せ回路用テ ト生成ア ゴ ム

10.3 _{スキャン設計}

組合せ回路 対 高速 研究開発 実用化

順序回路 対 回路規模 増大

系列生成 非常 困難 場合 可能

順序回路 生成 い 問題

ッ ッ 可制御性 可観測性

示 性質 持 順序回路 対

そ 生成 複雑度 組合せ回路 そ 同

順序回路 構成 各 ッ ッ

外部 自由 状態 設定

そ ッ ッ 状態 容易 観測

10.3 _{スキャン設計}

通常 動作 ー

制御信号

ッ ッ 直列

動作 せ キ ン設計 scan design

Scan Design

 

The term “Scan” refers to the ability to shift into or

out of any state of sequential circuits.

All flip-flops are interconnected into one or more shift registers

The contents of the shift registers are

shifted in and out.

Scan Design

  Normal mode SE=0

  ^{Scan mode}

SE=1

0

Test Generation for Scan-Designed Circuits

  Test patterns are generated only for the combinational circuit based on the following assumptions.

  No asynchronous signals are in the circuit, including set and reset of flip-flops.

  For test pattern generation, an input/output of a flip-flop is considered as an output/input of the circuit.

Test Application for Scan-Designed Circuits

 

Testing the scan mode and flip-flops.

 

Switch to the scan mode (SE=1) and test the

scan operation by shifting in and out an

alternating sequence of ones and zeros.

Test Application for Scan-Designed Circuits

  Testing the combinational part of the circuit.

(1) Switch to the scan mode (SE=1) and shift in the initial values on the flip-flops.

(2) Switch to the normal mode (SE=0) and apply the test pattern.

(3) Switch to the scan mode (SE=1) and shift out the contents of flip-flops while setting the starting state for the next test pattern. Return to step 2.

Level Sensitive Scan Design (LSSD)

Two-port shift register latch (IBM)

Level Sensitive Scan Design (LSSD)

Double-latch design (IBM)

Level Sensitive Scan Design (LSSD)

Single-latch design (IBM)

Random-Access Scan (Fujitsu)

Several Scan Schemes

( b )

PI Combinational

Logic

Scan Flip - Flops

PO Application Logic

Scan_Out

Scan_In PI

Combinational Logic

Flip - Flops PO Application Logic

( a )

PI Combinational

Logic

Flip - Flops

PO Application Logic

Scan_Out

PI Combinational

Logic

Flip - Flops

PO Application Logic

Partial scan Full scan

Multiple scan path Original circuit

Full scan Single scan path

Boundary Scan: DFT for Board Test

Boundary Scan: Standard IEEE 1149.1

Boundary Scan: Testing for On-Chip Logic

Input Expected Output

x10xxxxx

x01xxxxx

x11xxxxx

xxxxx1xx

xxxxx1xx

xxxxx0xx

Example tests for the NAND gate

Boundary Scan: Testing for Interconnect Faults

Example tests for interconnect faults

Input x1x1x0xxxxxx

Expected Output xxxxxxxx01x1

Actual Output xxxxxxxx11x0

Input x0x0x1xxxxxx

Expected Output Xxxxxxxx10x0

Wired OR Short to GND

10.4 _{非スキャン設計}

キ ン設計 容易化設計 そ 有効性 確

実用化 い 述 う 点 あ

1. 論理合成後 回路 対 変更 加え

論理合成 考慮 ン 等 最適性 損 わ

2. キ ン ー ー ー ッ 大 い

3. キ ン ッ ッ 対 そ 値 制御 び観測

逐 的 行う ッ ッ 数 多 実

行時間 長

10.4 _{非スキャン設計}

キ ン設計 点

. キ ン ッ ッ 対 逐 的 キ ン操作

ーン 設定 びそ 出力応答 観測

組合せ論理部 対 通常動作時 同 周波数 ッ え 実動作速度。aっ-sたごごこ) 困難 あ

. 冗長故 あ キ ン設計 可能

故 増え

過剰 生 歩留 悪

10.4 _{非スキャン設計}

先 点 解消

ー 回路 合成 前

転送 設計 対象 容易化設計

キ ン方式 い非 キ ン方式 容易化設計

藤原 他 1998, 1999, 2000

10.4 _{非スキャン設計}

10.4 _{非スキャン設計}

10.5 _{組込み自己テスト}

キ ン設計 容易化設計

そ 有効性 確 実用化 い

容易化 一層進 設計法 組込 自己 方式 あ

外部 行 う方式

外部 external test ^{方式 いい}

対 行 う回路

被 回路 内部 組 込 行 う方式

組込 自己 built-in self test ^{方式 いう}

10.5 _{組込み自己テスト}

10.5 _{組込み自己テスト}

ーン発生回路

線形 ー ッ や ン

線形 ー ッ

ーン 除 ーン

疑似 ン 的 発生

線形 ー ッ 用い

疑似 ン や

ーン 全数

出力応答系列 線形 ー ッ や ン 圧縮

最後 残 値 正 い期待値 比較 行 う

圧縮回路 線形 ー ッ 用い 場合

線形フィードバックシフトレジスタ

線形フィードバックシフトレジスタ

LFSR での圧縮と誤り見逃し率

被検査回路

LFSR 応答系列

長 _k 応答系列 可能 誤 ーン 等確率 起

r ^ッ LFSR ^{誤 見逃 確率}

^k-r – 1 2^k – 1

十 長い出力応答系列 対 ₂^r

16 ^ッ LFSR 99.998% ^{誤 検出率} 長さ_k

長さ_r 1^ビット

LFSR での圧縮と誤り見逃し率

被検査回路

L F S R 応答系列

長 _{L m} ッ 系列 可能 誤 ーン 等確率 起

r ^ッ LFSR ^{誤 見逃 率}

2^{(mL – r)} – 1 2^mL _{– 1}

長さ_L

r^ビット

m^ビット

BILBO _レジスタ

スキャン設計＋組込み自己テスト

10.5 システムオンチップのテスト

半 体技術 進歩 従来複数 _LSI ッ 構成 い

一 _LSI ッ 実現 う

LSI^{あ い ン ッ 。So（)}

ン ッ 設計済 回路

(IP) ^{呼 機能 ッ 再利用}

生産性 向上 設計期間 短縮 実現 い

ッ DSP(Digital Signal Processor) MPEG^{処理系 通信制御系回路 あ}

10.5 システムオンチップのテスト

通常 提供 側 系列 あ 求

ー 提供

ッ 内部 埋 込

提供 系列 印加 そ 応答系列 観測

ッ 外部 ー 用い 外部 方式

ン ッ 外部入力端子 ッ 内部

そ 系列 伝搬 そ 系列 印加

そ 応答系列 ッ 外部出力端子 伝搬 観測

10.5 システムオンチップのテスト

10.5 システムオンチップのテスト

10.5 システムオンチップのテスト

10.5 システムオンチップのテスト

10.5 システムオンチップのテスト

10.5 システムオンチップのテスト

スキャン設計技術の歴史

1968 Scan Path (Kobayashi et al., NEC)

(Mainframe: NEC System 2200/700)

1977 LSSD (Eichelberger and Williams, IBM)

世界最初のスキャン設計

1973 Shift-Register Modification (Williams and Angell, Stanford Univ.)

Scan/Set Logic (Stewart, Siemens) 1980 Random-Access Scan (Ando, Fujitsu)

1990 Partial Scan (Cheng and Agrawal, Bell Labs.) 1989 Boundary Scan (IEEE 1149.1)

2005 SoC Wrapper (IEEE 1500), Standard for Embedded Core Test

10.2 _{万能テスト}

一般 対象 回路

ーンや 系列 異

回路 生成 行 わ け い

生成 多 時間 費や わけ

回路 生成 必要

生成 費用 大幅 削減

実現 方法 万能 universal test ^{方式 あ}

10.2 _{万能テスト}

回路 機能 依存 い ーン 集合

万能 集合 いう

万能 集合 回路 対

ーン 回路 生成 必要

容易 回路 実現 い

一般 回路 対

万能 可能 回路 設計 困難 あ

PLA ^{対 若干 ー 増加}

万能 可能 _PLA 容易 設計 藤原 ₁₉₈₁

10.2 _{万能テスト}

10.2 _{万能テスト}

PLA ^{規模 論理回路 対象}

LSI ^利用

大規模 論理回路 実現 _LSI

FPGA Field-Programmable Logic Arrays ^あ

FPGA ^対 PLA ^同様

万能 可能 容易化設計法 考案 藤原 ₁₉₉₇