第１０章 テスト容易化設計
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10.1 テスタビリティ
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テストに要する費用は テストデータを生成する段階と テストを実行する段階に分けられる
したがって、テストの費用を少なくするためには （１） テストデータを容易に生成できること （２） テストデータ量が少ないこと
（ １ ） は コ ン ピ ュ ー タ で テ ス ト デ ー タ を 自 動 的 に 生 成 す る 場 合 、 そ の計算量が少ないことに対応
（ ２ ） は テ ス ト 時 間 の 短 縮 に よ る テ ス ト 費 用 の 軽 減 や 保 守 能 率 の 向 上のためにも重要
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10.1 テスタビリティ
テスタビリティとは （可検査性ともいう）
どれだけ容易にテストを行なうことができるかというテスト容易性
与えられた回路がどれだけのテスタビリティをもっているか 回路のどの部分のテスタビリティが悪いのか
などを解析することを テスタビリティ解析という
テスタビリティを解析するために それを数量化した種々のテスタビリティ尺度
テスト生成の複雑度
テストパターン生成 故障 → テストパターン
一般に、 NP完全 最悪の場合 O(2n) 実用上は、時間切れを許し、 O(G2)
故障シミュレーション テストパターン → 故障の集合
故障数( O(G) )だけ回路をシミュレートする( O(G) ) ので、O(G2)
組合せ回路
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テスト生成の複雑度
問題のサイズ
N N N3 2N
10 0.00001秒 0.001秒 0.001秒 60 0.0006秒 0.216秒 366世紀 10000 0.01秒 12日
単位実行時間： 10-6 秒 (マイクロ秒, µsec)
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テスト生成の複雑度
順序回路
時間展開： 組合せ回路より、さらに多くの計算時間を要し 故障検出率（故障検出効率）も低下する
フリップフロップの可制御性、可観測性が悪い
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テスト生成とテスト容易化設計
順序回路
テスト容易化設計
（スキャン設計）
組合せ回路
組合せ回路用テスト生成アルゴリズム
10.3 スキャン設計
組合せ回路に対しては高速のアルゴリズムが研究開発され実用化 しかし、順序回路に対しては回路規模が増大すれば テスト系列生成が非常に困難となり場合によれば不可能
順序回路のテスト生成において問題となるのは フリップフロップの可制御性、可観測性
つぎに示す２つの性質を持つ順序回路に対しては そのテスト生成の複雑度は組合せ回路のそれとほぼ同じ
（１）順序回路を構成する各フリップフロップに 外部から自由に状態を設定できる。
（２）それらのフリップフロップの状態を容易に観測できる。
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10.3 スキャン設計
通常の動作モードのほかに 制御信号により
フリップフロップを直列のシフトレジスタ として動作させる
スキャン設計（scan design）
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Scan Design
The term “Scan” refers to the ability to shift into or
out of any state of sequential circuits.
All flip-flops are interconnected into one or more shift registers
The contents of the shift registers are
shifted in and out.
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Scan Design
Normal mode SE=0
Scan mode SE=1
0
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Test Generation for Scan-Designed Circuits
Test patterns are generated only for the combinational circuit based on the following assumptions.
No asynchronous signals are in the circuit, including set and reset of flip-flops.
For test pattern generation, an input/output of a flip-flop is considered as an output/input of the circuit.
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Test Application for Scan-Designed Circuits
Testing the scan mode and flip-flops.
Switch to the scan mode (SE=1) and test the
scan operation by shifting in and out an
alternating sequence of ones and zeros.
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Test Application for Scan-Designed Circuits
Testing the combinational part of the circuit.
(1) Switch to the scan mode (SE=1) and shift in the initial values on the flip-flops.
(2) Switch to the normal mode (SE=0) and apply the test pattern.
(3) Switch to the scan mode (SE=1) and shift out the contents of flip-flops while setting the starting state for the next test pattern. Return to step 2.
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Level Sensitive Scan Design (LSSD)
Two-port shift register latch (IBM)
Level Sensitive Scan Design (LSSD)
Double-latch design (IBM)
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Level Sensitive Scan Design (LSSD)
Single-latch design (IBM)
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Random-Access Scan (Fujitsu)
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Several Scan Schemes
( c ) ( d )
( b )
PI Combinational
Logic
Scan Flip - Flops
PO Application Logic
Scan_Out
Scan_In PI
Combinational Logic
Flip - Flops PO Application Logic
( a )
PI Combinational
Logic
Flip - Flops PO Application Logic
Scan_Out Scan_In
Scan Flip - Flops
Scan_In
Scan_Out
PI Combinational
Logic
Flip - Flops PO Application Logic
Scan_Out
Scan_In Scan
Flip - Flops
Partial scan Full scan
Multiple scan path Original circuit
Full scan Single scan path
Boundary Scan: DFT for Board Test
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Boundary Scan: Standard IEEE 1149.1
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Boundary Scan: Testing for On-Chip Logic
Input Expected Output
x10xxxxx x01xxxxx x11xxxxx
xxxxx1xx xxxxx1xx xxxxx0xx
Example tests for the NAND gate
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Boundary Scan: Testing for Interconnect Faults
Example tests for interconnect faults
Input x1x1x0xxxxxx
Expected Output xxxxxxxx01x1
Actual Output xxxxxxxx11x0
Input x0x0x1xxxxxx
Expected Output Xxxxxxxx10x0
Actual Output xxxxxxxx11x0 Wired OR Short to GND
10.4 非スキャン設計
スキャン設計によるテスト容易化設計は、その有効性が確かめられ 実用化されているが、つぎに述べるような欠点がある
1. 論理合成後の回路に対して変更を加えるので
論理合成の際に考慮したタイミング等の最適性が損なわれる。
2. スキャンのためのハードウェアオーバーヘッドが大きい。
3. スキャンフリップフロップに対して、その値の制御および観測 を逐次的に行うので、フリップフロップ数が多くなるとテスト実 行時間が長くなる。
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10.4 非スキャン設計
スキャン設計の欠点（つづき）
４. スキャンフリップフロップに対して、逐次的なスキャン操作により テストパターンを設定およびその出力応答を観測するので、
組合せ論理部に対して、通常動作時と同じ周波数のクロックを与える 実動作速度(at-speed)でのテストが困難である。
５. もともと冗長故障であったのが、スキャン設計によりテスト可能 となる故障が増える。
これにより、過剰テストが生じ、歩留まりが悪くなる。
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10.4 非スキャン設計
先の欠点を解消するために
ゲートレベル回路に合成される前の
レジスタ転送レベルの設計を対象としたテスト容易化設計
スキャン方式でない非スキャン方式によるテスト容易化設計 （藤原、他 1998, 1999, 2000）
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10.4 非スキャン設計
10.4 非スキャン設計
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10.5 組込み自己テスト
スキャン設計によるテスト容易化設計は その有効性が確かめられ実用化されているが
テスト容易化を一層進めた設計法として組込み自己テスト方式がある
外部のテスタによりテストを行なう方式を 外部テスト（external test）方式といい
これに対して、テストを行なう回路（テスタ）を 被テスト回路の内部に組み込んでテストを行なう方式を
組込み自己テスト（built-in self test）方式という
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10.5 組込み自己テスト
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10.5 組込み自己テスト
テストパターン発生回路としては
線形フィードバックシフトレジスタやカウンタ
線形フィードバックシフトレジスタでは すべて０のパターンを除くすべてのパターンを 疑似ランダム的に発生
線形フィードバックシフトレジスタを用いて 疑似ランダムテストや
すべてのパターンをテストする全数テスト
出力応答系列を線形フィードバックシフトレジスタやカウンタなどで圧縮し 最後に残る値と正しい期待値と比較してテストを行なう
圧縮回路として線形フィードバックシフトレジスタを用いる場合 このテスト方式をシグネチャ解析
線形フィードバックシフトレジスタ
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線形フィードバックシフトレジスタ
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LFSR での圧縮と誤り見逃し率
被検査回路
LFSR 応答系列
長さkの応答系列のすべての可能な誤りのパターンが等確率で起こるならば、 rビットのLFSRが誤りを見逃す確率は
２k-r – 1 2k – 1
十分長い出力応答系列に対しては、これは １／2rとなり 16ビットLFSRでは、 99.998%の誤り検出率となる
長さk
長さr
1ビット
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LFSR での圧縮と誤り見逃し率
被検査回路
L F S R 応答系列
長さLのmビット系列のすべての可能な誤りパターンが等確率で起こるならば、 rビットLFSRの誤り見逃し率は
2(mL – r) – 1 2mL – 1
長さL
rビット
mビット
BILBO レジスタ
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スキャン設計＋組込み自己テスト
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10.5 システムオンチップのテスト
半導体技術の進歩により、従来複数のLSIチップで構成していたシス テム
を一つのLSIチップとして実現できるようになった これをシステムLSIあるいはシステムオンチップ(SoC)
システムオンチップでは、設計済みの回路を (IP)コアと呼ばれる機能ブロックとして再利用することで
生産性の向上と設計期間の短縮を実現している
コアとしては、マイクロプロセッサ、メモリ、DSP(Digital Signal Processor)、MPEG処理系、通信制御系回路などがある
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10.5 システムオンチップのテスト
通常、コアを提供する側がコアのテスト系列をあらかじめ求めておき コアのユーザに提供する
チップ内部に埋め込まれたコアをテストするには
この提供されたテスト系列をコアに印加しその応答系列を観測する
チップ外部のテスターを用いてテストする外部テスト方式では システムオンチップの外部入力端子からチップ内部のコアへ
そのテスト系列を伝搬し、そのコアにテスト系列を印加し さらにそのコアの応答系列をチップの外部出力端子まで伝搬し観測する
このテスト系列や応答系列を伝搬する操作をテストアクセスといい そのテストアクセスに必要な経路や制御機構を
テストアクセス機構(TAM, Test Access Mechanism)という
10.5 システムオンチップのテスト
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10.5 システムオンチップのテスト
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10.5 システムオンチップのテスト
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10.5 システムオンチップのテスト
10.5 システムオンチップのテスト
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10.5 システムオンチップのテスト
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スキャン設計技術の歴史
1968 Scan Path (Kobayashi et al., NEC) (Mainframe: NEC System 2200/700)
1977 LSSD (Eichelberger and Williams, IBM)
世界最初のスキャン設計
1973 Shift-Register Modification (Williams and Angell, Stanford Univ.)
Scan/Set Logic (Stewart, Siemens) 1980 Random-Access Scan (Ando, Fujitsu)
1990 Partial Scan (Cheng and Agrawal, Bell Labs.) 1989 Boundary Scan (IEEE 1149.1)
2005 SoC Wrapper (IEEE 1500), Standard for Embedded Core Test
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10.2 万能テスト
一般に、テストの対象となる回路ごとに テストパターンやテスト系列が異なり
したがって、回路ごとにテスト生成を行なわなければならない
このテスト生成に多くの時間が費やされるわけで 回路ごとのテスト生成の必要がなくなれば
テスト生成の費用は大幅に削減される
これを実現する方法として万能テスト（universal test）方式がある
10.2 万能テスト
テストされる回路の機能に依存しないテストパターンの集合を 万能テスト集合という
万能テスト集合をもつ回路に対しては テストパターンを回路ごとに生成する必要はなく
テスト容易な回路を実現していることになる
一般の回路に対して
万能テスト可能な回路を設計することは困難であるが PLA に対しては、若干のハードウェアの増加により
万能テスト可能な PLA を容易に設計することができる（藤原 1981）
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10.2 万能テスト
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10.2 万能テスト
PLAは小規模な論理回路を対象に プログラムできるLSIとして利用されてきたが 大規模な論理回路を実現するプログラマブルLSIとして
FPGA（Field-Programmable Logic Arrays）がある
FPGAに対してもPLAと同様に
万能テストが可能なテスト容易化設計法が考案（藤原 1997）
